[Kuzmi4 0]

Здравствуйте.

Имею проблему с передачей данных из PCIE Endpoint в PCIE RootPort для Virtex7 xc7vx485t. Сделал симуляционную систему на основе корегеновского дизайна(pcie_7x_v1_4).

Пробовал использовать 128bit и 64bit AXI-Stream интерфейс - результат всегда один - Completion на Mem32RD от RootPort проходит а вот если Endpoint отправляет Mem32WR - на стороне RootPort глухо. Пока железяки нет - проверяю в Modelsim. Сверял AXI-Stream с тем что имею для 6й серии - если учесть что сигнал "tstrb" для 6-ки сменился на "tkeep" для 7ки - то пакеты одинаковые. Но почему то в 6-ке всё ОК, а для 7ки - нет.

Буду признателен, если кто поделится информацией по теме или выскажет какие свои рассуждения по поводу.

[Kuzmi4 0]

Товарищи!

Разве никто ещё не пробовал собирать что нибудь для V7 с PCIE и BusMaster? Xilinx Support усиленно отмалчивается после заявления что тестового дизайна для BusMaster и V7 у них на данный момент нет вообще но они обязательно попробуют поискать что же там может быть...

[dsmv 0]

Трудно быть первым.

 

:yeah:

 

 

 

 

 

 

 

 

[Kuzmi4 0]

Все интересующимся - после мега-колдунства со стороны сапопота хилых заработала только корка 1.3 для V7 в симуляции (в моей части дизайна ничего не менял).

Фунциклирует оно даже после этого мега-фикса коряво.

Чтоб добиться требуемых результатов нужно в файле pci_exp_usrapp_com.v в task-е TSK_READ_DATA_128 заменить

_rem = first ? (last ? ((trn_rem == 2'b01) ? 12 : 16) : 8) : (last ? (trn_rem[1] ? (trn_rem[0] ? 4 : 8) : (trn_rem[0] ? 12 : 16)) : 16);

на

_rem = first ? (last ? ((trn_rem == 2'b01) ? 12 : 16) : 16) : (last ? (trn_rem[1] ? (trn_rem[0] ? 4 : 8) : (trn_rem[0] ? 12 : 16)) : 16);

копипаст когда нибудь доведёт их до цугундера B)

[Kuzmi4 0]

Продолжу монолог.

Вышла новая версия ISE - v14.2. Там новая версия PCIE для 7Series - v1.6.

И вот тут оказалось что фунциклировать эта корка может только как и старая, то есть заветный patch для BusMaster находится на руках у меня и товарища из саппорта хилых... Неожиданно....

:maniac:

Оказалось так же что patch для v1.3 (любезно предоставленный мне сапортом, и его варианты) не подходит для v1.6, так что думаю начать в фоне опять драконить товарищей..

[Kuzmi4 0]

Из сапорта ответили довольно быстро, при чём тот же товарищ - довольно оперативно запилил фикс из той же v1.3 для RP

Я ему окольными путями каГбЭ намекнул - может пора это фикс в релиз положить? B)

[LV26 0]

Из сапорта ответили довольно быстро, при чём тот же товарищ - довольно оперативно запилил фикс из той же v1.3 для RP

Я ему окольными путями каГбЭ намекнул - может пора это фикс в релиз положить? B)

 

Там видать ложат в фиксы другие индусы (дифференциацию по цветовой точке на лбу наверное еще никто не отменял )

[Kuzmi4 0]

Новости с полей:

фиксы у них там PAE не могут делать, и я так понял реквесты на них тоже. А вот AR обещали заделать :laughing:

[StewartLittle 41]

А вот встречный вопрос - Vivado еще не щупали за вымя?

 

[Kuzmi4 0]

2 Stewart Little

а как же - первым делом, а что собственно интересует ?

[StewartLittle 41]

а как же - первым делом, а что собственно интересует ?

Да все интересует - первые впечатления от использования, интерфейс, поддержка SystemC, средства верификации...

Как там обстоят дела с поддержкой семейств и с системной интеграцией?

[Kuzmi4 0]

2 Stewart Little

первые впечатления - на моём компе тормозит гад страшно если брать евойный синтезер а не XST - ася быстрей работает. Параметры: Intel Core i7-2600 , P8P67-MPro, DDR3-16GB. Win7

Интерфейс в принципе более приятный чем у аси:

Единственное что раздражает - нет показателя сколько процентов он уже отработал.

Потом что очень напрягает, нет FPGA Editor, нужно самому руками крутить.

Вот так это выглядит. Хотя если учесть что Vivado - это надстройка над PlanAhead-ом то не удивительно - у него там и вид чипа после PAR такой же как в PlanAhead. В общем этот момент не вызвал радости, так сказать.

А вот XDC - это на мой взгляд очень "вкусно" :laughing:

 

На счёт поддержки SystemC - тут не скажу, на днях планирую скормить ему кое-что из SystemVerilog-а (пока в свободное время натравливал его на свои старые дизайны и искал что же там такого классного - настроенный Synplify всё равно лучше, если брать общий случай) - отпишусь по результатам Если у вас есть что на примете, могу скормить и посмотреть как это будет B)

 

А вот на счёт средст верификации - тут не понял. Можете немного уточнить - что именно вы имели ввиду ?

 

Семейства - только 7SERIES.

[toshas 0]

Потом что очень напрягает, нет FPGA Editor, нужно самому руками крутить.

 

думаю, со временем они его функции перенесут в vivado, уже сейчас добавили возможность смотреть трассировочные ресуры (вторая сверху кнопка в колонке рядом с полем кристалла)

[RKOB 0]

Приветствую Кузмич!

У нас есть живая плата с 485 кристаллам. Кратко: на плате 4 v7-485, 1 s6, plx pex8732.

Пользуюсь версией 1.2 для V7, она у меня заработала сразу на Ген2. При попытке перейти на версию 1.4 закончились неудачей, даже ген1 не встал. Я не стал разбираться, скорее всего опять ксалинкс накосячил. Будут вопросы задавай (в личку, т.к. на форуме бываю редко). Только я рут порт не пользую.

Про Вивадо (бывшая Родин) - настолько сырая, просто ужас! К сожалению приходится пользоваться, т.к. ISE не годится для 2000 кристаллов :-( какую-то бета лицензию требует. Вивадо еще та обжора ;-) Для 2000Т при синтезе сожрала 37 ГБ (это в пике). Благо у нас на серваке 64 ГБ.

И еще, минус 485 нету Gen3 и не будет.

[Kuzmi4 0]

2 RKOB

спасибо :laughing: