а мне так читать проще module div32 #(parameter int pW = 32 )(   output logic [pW-1:0] qs, rs,   input  logic [pW-1:0] n, d,   input  logic clk, ena );   // synthesis   bit [4 : 0] cnt;   bit         cnt_eq31;   bit         cnt_eq0;   bit         cnt_eq0_reg;   int res;      // result   int p;        // partial result   bit decb;     // decision bit   int d_reg;    // align reg   assign cnt_eq31 = &cnt;   assign cnt_eq0  = &(~cnt);   always_ff @(posedge clk) begin     if (~ena)