LeonY 0 March 17, 2009 Posted March 17, 2009 · Report post ну, а строгая типизация (к месту, и... но в основном не к месту), для меня, если честно, наоборот основной раздражитель в ВХДЛ трижды точно!!! Quote Share this post Link to post Share on other sites More sharing options...
warrior-2001 0 March 17, 2009 Posted March 17, 2009 · Report post Не знаю уж, что конкретно может раздражать в строгой типизации, но, имхо, должны быть языки для верификации, и должны быть языки для синтеза. Уже с SystemC пробовали. Возможно, конечно, что проект SystemC был загублен искусственно, но, сдается мне, SV не потянет синтеза в том объёме, в котором он сейчас поддерживается САПРами на vhdl. К примеру графика для SV пока не реализована. Quote Share this post Link to post Share on other sites More sharing options...
andrew_b 23 March 17, 2009 Posted March 17, 2009 · Report post трижды точно!!! А для меня трижды не точно. Строгая типизация рулит! И не позволяет разводить бардак в коде. Quote Share this post Link to post Share on other sites More sharing options...
cms 0 March 17, 2009 Posted March 17, 2009 · Report post Не знаю уж, что конкретно может раздражать в строгой типизации, но, имхо, должны быть языки для верификации, и должны быть языки для синтеза. Уже с SystemC пробовали. Возможно, конечно, что проект SystemC был загублен искусственно, но, сдается мне, SV не потянет синтеза в том объёме, в котором он сейчас поддерживается САПРами на vhdl. К примеру графика для SV пока не реализована. Объясните мне, в каком таком объеме поддерживается синтез на VHDL? Синтезил и на VHDL, и на SV. Фундаментальных отличий в пользу VHDL припомнить не могу. Помогите. Насчет графики: вполне возможно, для SV она реализована и не будет. Потому как не нужна. SV имеет интерфейсы, делающие работу с межсоединениями простой и удобной. Костыли типа HDLDesigner'a для этого уже ненужны. Quote Share this post Link to post Share on other sites More sharing options...
SM 13 March 17, 2009 Posted March 17, 2009 · Report post ну почему же боль, больше похоже на коммерческий ход - американцы на это мастаки. И кто с этого хода прибыль получит? Компании, производители EDA софта, которые, якобы, расширят рынок продаж за счет поддержки очередной ревизии очередного языка? Так они и без этой ревизии столько же продали бы. Какая-то компания уже поддержала раньше всех, и теперь "выскочит" - да нихрена не выскочит никуда. И не видно такой компании, уже поддержавшей. Игроки на этом рынке все равно все те же. ИМХО это каким-то ихним, буржуазным, академикам шило в ж.. покоя не дают. Всякими органами меряться, кто круче язык придумает. Ну и тему для холиваров нам дают :) :) а строгая типизация (к месту, и... но в основном не к месту), для меня, если честно, наоборот основной раздражитель в ВХДЛ Ага, четырежды точно. Из-за нее столько лишних действий делать приходится, что вызывает отвращение, если не сказать слово покруче. Одно только то, что в VHDL нет препроцессорных директив убивает гибкость RTL. Чего только стоит отсутствие директивы `include. ну вставить в скрипт синтеза обработку текста стандартным С-препроцессором дело нескольких минут. Если уж приспичит. Наличие препроцессора по стандарту - это не велико преимущество. Quote Share this post Link to post Share on other sites More sharing options...
CaPpuCcino 0 March 17, 2009 Posted March 17, 2009 · Report post И кто с этого хода прибыль получит? деньги получат те, кто будет устраивать курсы по переобучению, семинары, книжки (хорошие между прочим деньги - одни семинары по паре килобаксов с носа. эти люди кстати в коммитетах и сидят /по крайней мере судя по составу коммитета SV-BC/). вот что происходило за то время, когда SV сильно оторвался от ВХДЛ по верификационных возможностей? большая часть ВХДЛ-истов ждала-ждала пока произойдёт серьёзный прорыв в их языке (7 лет между прочим ждала), а потом начали переходить на СВ, а это другой язык (не тоже самое, что апгрэйдить знания в рамках своего же языка). не зря же такую шумиху раздували вокруг СВ, и ВХДЛ-истов постоянно в возможности СВ тыкали. теперь то же самое будеть вокруг ВХДЛ, а СВ пока придержут. хотя, конечно, может быть, я ударяюсь в конспирологию. Из-за нее столько лишних действий делать приходится, что вызывает отвращение, если не сказать слово покруче. во-во! во истину такая же фигня! :) Quote Share this post Link to post Share on other sites More sharing options...
warrior-2001 0 March 17, 2009 Posted March 17, 2009 · Report post Объясните мне, в каком таком объеме поддерживается синтез на VHDL? Синтезил и на VHDL, и на SV. Фундаментальных отличий в пользу VHDL припомнить не могу. Помогите. Ну приводить десятки примеров не стану, однако основные проблемы очертить можно. Во первых неситнезируемая часть VHDL существенно меньше, чем в SV. Во вторых - отсутствие графики - БОЛЬШОЙ минус для крупных и постоянно изменяемых проектов. В третьих - не видел пока САПРа, в котором можно было бы нормально кодить на SV. Постоянно приходится использовать что-то типа Notepad++ или Editra. С VHDL таких проблем нет. VHDL позволяет куда более гибко управлять разводкой платы вплоть до распиновки. На SV мне такие инструменты не известны. Ну и наконец - количество документации по VHDL в разы превышает документацию по SV. Quote Share this post Link to post Share on other sites More sharing options...
CaPpuCcino 0 March 17, 2009 Posted March 17, 2009 · Report post запахло холиваром Quote Share this post Link to post Share on other sites More sharing options...
LV26 0 March 17, 2009 Posted March 17, 2009 · Report post Кстати, тут книжка на FTP есть "VHDL-2008. Just the New Stuff" - Peter J. Ashenden Consultant Ashenden Designs - Jim Lewis Director of Training SynthWorks Design, Inc. Quote Share this post Link to post Share on other sites More sharing options...
SM 13 March 17, 2009 Posted March 17, 2009 · Report post деньги получат те, кто будет устраивать курсы по переобучению, семинары, книжки (хорошие между прочим деньги - одни семинары по паре килобаксов с носа. эти люди кстати в коммитетах и сидят А, ну да. Хотя это в общем и есть те самые академики с шилом в заднице. Наверное от SV эти прибыли вниз пошли, вот и решили VHDL подновить, так как на дальнейшее серьезное усовершенствование SV соображалки пока не хватает. Да и зачем работать, если можно не работать - ведь тут - работы раз-два, и типа как целый прорыв совершен. Quote Share this post Link to post Share on other sites More sharing options...
LeonY 0 March 17, 2009 Posted March 17, 2009 · Report post А для меня трижды не точно. Строгая типизация рулит! И не позволяет разводить бардак в коде. Эт' все так... Эт' правильно, но достает уж очень - когда на ср...ный testbench из 100 сторчек убиваешь кучу времени из-за необходимости явных преобразований типов, невозможности "печати" (имею ввиду "средствами языка", а не библиотек), из-за бесконечных конфликтов библиотек, которые пишут все кому не лень (и как бог на душу положит) и как чего будет интерпретироваться зависит от конкретного софта - ну маразм полный. Опять же - ну не пишут практически на ADA, пока заказчик не заставит с боем (кстати не сильно от багов помогает - примеры день назад приводили)... Не повышает это качество разработки - разработчики тоже люди, и инструменты должны быть удобными - от психологии никуда не денешься. Да ладно - все IMHO Quote Share this post Link to post Share on other sites More sharing options...
SM 13 March 17, 2009 Posted March 17, 2009 · Report post Во первых неситнезируемая часть VHDL существенно меньше, чем в SV. Чего-чего??? Возьмем насущное и элементарное! Простейшие операторы - деление на произвольное число, не константу, сдвиг на не константу, mod/rem... Сколько синтезаторов это сможет синтезировать с VHDL? С верилога, даже без S, все! Или все таки в 2008 обязали это делать синтезируемым? Quote Share this post Link to post Share on other sites More sharing options...
andrew_b 23 March 18, 2009 Posted March 18, 2009 · Report post убиваешь кучу времени из-за необходимости явных преобразований типов ? Я ничего не убиваю. невозможности "печати" (имею ввиду "средствами языка", а не библиотек) И это правильно. Не надо в язык прибивать намертво то, что можно реализовать вне его. Здесь как в Си. К Си вы тоже такую претензию предъявляете? А ведь там даже строк нету. из-за бесконечных конфликтов библиотек, которые пишут все кому не лень (и как бог на душу положит) и как чего будет интерпретироваться зависит от конкретного софта - ну маразм полный. Я не прнимаю, о чём вы говорите. Со стандартными билиотеками проблем нет. Для себя я тоже кое-что пишу мелкое, тут тоже проблем нет. Опять же - ну не пишут практически на ADA Тут ничего не могу сказать. С рынком софта, писанного на Аде, не знаком. Видимо, вам виднее. инструменты должны быть удобными +100. Чем раньше обнаружится ошибка, тем лучше. Чем больше ошибок отлавливается на этапе компиляции, тем лучше. Quote Share this post Link to post Share on other sites More sharing options...
SM 13 March 18, 2009 Posted March 18, 2009 · Report post ? Я ничего не убиваю. Из этого можно сделать лишь один вывод - Вы недостаточно знакомы с другими языками :) Убийство времени - понятие относительное. Если просто посчитать кол-во символов в исходнике (при одинаковых идентификаторах) то VHDL/verilog 1.5...2/1 - и времени на написание ровно во столько же больше. А время на продумывание архитектуры одинаково. Вот и голимое убийство. Плюс раздражение и нервы от этих лишних преобразований. Мы все таки схему описываем, которая состоит из соединений электрических сигналов через логические и арифметические блоки, а не программу, исполняемую на вычислителе. VHDL очень хорош для обучения студентов. Именно за счет его излишеств, заставляющих больше думать на тему, что именно передается по описываемым проводам. Но для работы - сплошной источник раздражения. Это, кстати, еще одна причина, по которой я не понимаю, зачем его "догонять" до уровня SV. Обучаться можно и на тех стандартах, что и были, там всего достаточно. Возможно, конечно, что проект SystemC был загублен искусственно, Это факт. Синопсис постарался. Сначала двигал SC, потом его бросил, взявшись за SV. Quote Share this post Link to post Share on other sites More sharing options...
andrew_b 23 March 18, 2009 Posted March 18, 2009 · Report post Из этого можно сделать лишь один вывод - Вы недостаточно знакомы с другими языками :) Не надо ставить диагноз дистанционно. :) Я очень хорошо знаком, например, с Си. И Си++ тоже. Если просто посчитать кол-во символов в исходнике (при одинаковых идентификаторах) то VHDL/verilog 1.5...2/1 - и времени на написание ровно во столько же больше. При использовании нормальных редакторов это не аргумент. Шаблоны и автодополнение делают свою чёрную работу. Плюс раздражение и нервы от этих лишних преобразований. Не страдаю. Совсем. Мы все таки схему описываем, которая состоит из соединений электрических сигналов через логические и арифметические блоки, а не программу, исполняемую на вычислителе. И что? Значит, арифметический блок можно описать абы как, лишь бы работал? VHDL очень хорош для обучения студентов. Он и для боевого применения тоже очень хорош. Quote Share this post Link to post Share on other sites More sharing options...
