McLarenfan 0 17 декабря, 2008 Опубликовано 17 декабря, 2008 (изменено) · Жалоба Здравствуйте товарищи! Нужна помощь в следующем вопросе! Есть блочок АЛУ...я его отлаживаю Можно ли написать на Верилоге каким-либо образом механизм внесения ошибки в цепи ли реги схемы случайным образом? Т.е. в любую цепь или регистр из общего числа в схеме. Например нужно внести всего n-ошибок, по одной при выполнении каждой операции с помощью утверждения force. Просто как я понимаю в Верилоге нет функции рандома. Если как-нибудь можно это реализовать, буду премного благодарен Вашим идеям! Заранее спасибо! Изменено 17 декабря, 2008 пользователем McLarenfan Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
cupertino 0 17 декабря, 2008 Опубликовано 17 декабря, 2008 · Жалоба Здравствуйте товарищи! Нужна помощь в следующем вопросе! Есть блочок АЛУ...я его отлаживаю Можно ли написать на Верилоге каким-либо образом механизм внесения ошибки в цепи ли реги схемы случайным образом? Т.е. в любую цепь или регистр из общего числа в схеме. Например нужно внести всего n-ошибок, по одной при выполнении каждой операции с помощью утверждения force. Просто как я понимаю в Верилоге нет функции рандома. Если как-нибудь можно это реализовать, буду премного благодарен Вашим идеям! Заранее спасибо! В Верилоге есть функция $random (seed). Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
des00 25 18 декабря, 2008 Опубликовано 18 декабря, 2008 · Жалоба Просто как я понимаю в Верилоге нет функции рандома. Если как-нибудь можно это реализовать, буду премного благодарен Вашим идеям! смотрите стандарт, все там есть. хотя именно в вашем случае лучше использовать SV и его randcase Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
McLarenfan 0 18 декабря, 2008 Опубликовано 18 декабря, 2008 (изменено) · Жалоба смотрите стандарт, все там есть. хотя именно в вашем случае лучше использовать SV и его randcase Хм, а можно поподробнее пожалуйста про SV и randcase? Или если можно ссылку дать на литературу где это описано, то что я читал по Верилогу, там такого не увидел... Просто есть ограничение, что работа ведется в Каденсе (NCVerilog) только... Я знаю например что и в Active HDL есть встроенная рандомная функция, но увы только Каденс... В Верилоге есть функция $random (seed). В самом Верилоге есть такая функция? Просто я работаю только в Каденсе (NCVerilog)... а там напримересть такая функция как $deposit, которой в самом Верилоге нет...Ввели ее только в Каденсе (для внесения ошибок при отладке..похожее на утверждения force-release). А можно поподробнее немного тогда об этой функции написать пожалуйста? Например если нужно зафорсить цепь используя иерархический доступ к ней в тестбенче... Я недавно начал изучать Верилог и многого не знаю, а литературы маловато по нему..ту, которую изучал эту функцию не нашел... Изменено 18 декабря, 2008 пользователем McLarenfan Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
des00 25 19 декабря, 2008 Опубликовано 19 декабря, 2008 · Жалоба Хм, а можно поподробнее пожалуйста про SV и randcase? смотрите стандарт на System Verilog в нем все расписано. Ссылки на документы по SV в топе подфорума. Просто есть ограничение... функция $random это функция стандарта языка Verilog, она должна быть в любом симуляторе, который поддерживает данный стандарт. Смотрите в стандарт, там все написано. В том числе и как можно расширить набор системных функций в конкретном симуляторе, например введя функцию $deposit. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
