Перейти к содержанию
    

Использование утверждения deposit в Verilog и его отличие от Force-Release

Всем привет!

Занимаюсь отладкой АЛУ!

Вношу изменения в сигналы цепей и регистров!

Нигде не могу найти формат использования утверждения deposit...подскажите где можно почитать про него...также интересно чем оно отличается от force-release?

Знаю только, что их нужно объявлять в тестовом модуле, чтобы не менять сам проект и обращаться к конкретному сигналу через иерархический путь к нему...

Заранее спасибо!

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

не можете потому, что такого в Верилоге нет

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Присоединяйтесь к обсуждению

Вы можете написать сейчас и зарегистрироваться позже. Если у вас есть аккаунт, авторизуйтесь, чтобы опубликовать от имени своего аккаунта.

Гость
К сожалению, ваш контент содержит запрещённые слова. Пожалуйста, отредактируйте контент, чтобы удалить выделенные ниже слова.
Ответить в этой теме...

×   Вставлено с форматированием.   Вставить как обычный текст

  Разрешено использовать не более 75 эмодзи.

×   Ваша ссылка была автоматически встроена.   Отображать как обычную ссылку

×   Ваш предыдущий контент был восстановлен.   Очистить редактор

×   Вы не можете вставлять изображения напрямую. Загружайте или вставляйте изображения по ссылке.

×
×
  • Создать...