[MKS 0]

Уважаемые форумчане, объясните чем ограничен коэф. децимации сверху в дециматорах на основе CIC фильтров ? Например в прикрепленном файле ядра от Xilinx он ограничен 16383 (стр. 10) :05:

cic.zip

[litv 0]

Уважаемые форумчане, объясните чем ограничен коэф. децимации сверху в дециматорах на основе CIC фильтров ? Например в прикрепленном файле ядра от Xilinx он ограничен 16383 (стр. 10) :05:

 

Ну например на 8192 коэффициенте будет 57 выходных разрядов. Те динамический

 

Уважаемые форумчане, объясните чем ограничен коэф. децимации сверху в дециматорах на основе CIC фильтров ? Например в прикрепленном файле ядра от Xilinx он ограничен 16383 (стр. 10) :05:

 

Ну например на коэффициенте 16384 будет 60 выходных разрядов. Те динамический диапазон 360 дб.

Редко кому надо.

Фильтры CIC как фнч слабые. АЧХ их необходимо лечить. Разве что экономичные.

Как то эти разряды на ПЛИС обработать ? 60 разрядными сумматорами и умножителями.

Ну и задолбались пацаны из Xilinx рисовать.

Включите два подряд если надо.

[MKS 0]

А чисто с теоретической точки зрения, ограничений вроде как нет. Главное чтоб спектры сигнала и его копии не перекрылись. Я прав ?

[kiss 0]

А чисто с теоретической точки зрения, ограничений вроде как нет. Главное чтоб спектры сигнала и его копии не перекрылись. Я прав ?

 

Теоретически - конечно ограничений нет. Практически - очень сложно делать многоразрядные сумматоры с высокой рабочей частотой, поскольку они в данном случае не поддаются конвейеризации, и блоки DSP в ПЛИС по этой же причине не кардинально улучшают ситуацию.

 

Компенсация коэффициента усиления такого CIC для широкого диапазона коэффициентов децимации - тоже совсем не тривиальная задача.

[MKS 0]

Всем спасибо, разобрался :)