ivan petrov 0 December 7, 2007 Posted December 7, 2007 · Report post Не могу использовать файлы Verilog-кода CoreGenerator ISE9.1 для моделирования в ActiveHDL 7.2. При компиляции файлов возникает ошибка "unknown file". Библиотеки Verilog Xilinx к ActiveHDL 7.2 подсоединены.На VHDL эта процедура (перенос кода из CoreGenerator в ActiveHDL и компиляция)проходит без ошибок. Помогите чайнику, плз. Quote Share this post Link to post Share on other sites More sharing options...
AsJohnAs 0 December 7, 2007 Posted December 7, 2007 · Report post Скорее всего у вас не скопированы в папку src (только именно в ее корень) какие-нибудь файлы типа .mif или еще что. Вообще те файлы которые нагенерировал корегенератор можно посмотреть в <имя вашего модуля>flist.txt Quote Share this post Link to post Share on other sites More sharing options...
