torik 0 January 16, 2008 Posted January 16, 2008 · Report post Если только начинаеш вообще работать с ПЛИС (это так? или только с верилогом не работали?), то купили бы себе "отладочную плату" - там и примеры быть и прочее. В этом случае, пожалуй, трудно будет сразу на всякие сопсбилдеры замахиваться... Может я и неправ... Чо-то мне не дает выложить прям папку с файлами :). Может все-таки архив, а? И что-то ты меня совсем запутал, уже какие-то "слейв верилог файлы" пошли... Просто создай мастера без HDL файлов - там ошибку сделать трудно. Потом собери систему SOPC из этого мастера и PIO или там RS-232. сгенерируй. Далее вставь в свой проект хоть в графическом виде и подай на входы этой системы (должны будут появиться все сигналы которые в самодельном мастере созданы - write_n, addres...) сигналы в соответсвии с требованиями шины авалон... Quote Share this post Link to post Share on other sites More sharing options...
sun_fpga 0 January 16, 2008 Posted January 16, 2008 · Report post Если только начинаеш вообще работать с ПЛИС (это так? или только с верилогом не работали?), то купили бы себе "отладочную плату" - там и примеры быть и прочее. В этом случае, пожалуй, трудно будет сразу на всякие сопсбилдеры замахиваться... Может я и неправ... Один проект только сделал, от печатки до пайки плиса. Получил деньги и купил DE1 и сижу разбираюсь с ним.(купил его для изучения верилога и ниоса). Верилог для меня темный лес, раньше графически рисовал. Вчера простенькую программу написал в верилоге залил в DE1, работает. Понял структуру верилог файла, дальше читаю. Чо-то мне не дает выложить прям папку с файлами :). Может все-таки архив, а? Пытался распкаковать ваш nios2.rar, не получилось. Давайте в архиве, другим rar-ом попробую распаковать. И что-то ты меня совсем запутал, уже какие-то "слейв верилог файлы" пошли... Просто создай мастера без HDL файлов - там ошибку сделать трудно. Потом собери систему SOPC из этого мастера и PIO или там RS-232. сгенерируй. Так и делаю. sopc сам генерит *v файлы в папке. Вот к примеру sgddr(мастер) - on-chip(слейв), sopc генерирует вот эти файлы - sgdma.v, onchip_mem.v и еще другие файлы. Просто onchip_mem.v-назвал "слейв верилог файлом" Далее вставь в свой проект хоть в графическом виде и подай на входы этой системы (должны будут появиться все сигналы которые в самодельном мастере созданы - write_n, addres...) сигналы в соответсвии с требованиями шины авалон... в этом пункте у меня проблемы, не появляются на графике у меня эти сигналы. :07: Почитаю туториал, скорее всего, где-то что-то упускаю. Quote Share this post Link to post Share on other sites More sharing options...
torik 0 January 16, 2008 Posted January 16, 2008 · Report post Не распаковался, потому что надо его переименовать было в .qar и открывать в квартусе... Но неважно, вот выкладываю проект, где я тестил память SDRAM, там и PIO быть. Проверял с помощью сигналтаба. Отладка - циклон 2 стартер кит.)) Просто распакуй и открывай. Не распаковался, потому что надо его переименовать было в .qar и открывать в квартусе... Но неважно, вот выкладываю проект, где я тестил память SDRAM, там и PIO быть. Проверял с помощью сигналтаба. Отладка - циклон 2 стартер кит.)) Просто распакуй и открывай. nios.rar Quote Share this post Link to post Share on other sites More sharing options...
sun_fpga 0 January 16, 2008 Posted January 16, 2008 · Report post Не распаковался, потому что надо его переименовать было в .qar и открывать в квартусе... Но неважно, вот выкладываю проект, где я тестил память SDRAM, там и PIO быть. Проверял с помощью сигналтаба. Отладка - циклон 2 стартер кит.)) Просто распакуй и открывай. Не распаковался, потому что надо его переименовать было в .qar и открывать в квартусе... Но неважно, вот выкладываю проект, где я тестил память SDRAM, там и PIO быть. Проверял с помощью сигналтаба. Отладка - циклон 2 стартер кит.)) Просто распакуй и открывай. Спасибо, сейчас посмотрю. :beer: А пример с самодельным мастером? в связке с pio. Логика работы этой связки очень простая, включил светодиод, выключил его. Но и за цдрам спасибо начну его изучать. Тут вот, что у меня вышло. Взял связку SGDMA-PIO, как то соединил их не зная логики соединения, :maniac: но так что бы не было предупреждений. Сгенерировал в Sopce, скомпилил в квартусе. Все прошло без предупреждений, залил в DE1 тоже не ругаясь на тайм лимит :) . Last светодиод один включился и все. Ну теперь можно изучить этот пример вдоль и поперек. Там одна проблема pio инпут не хочет подключаться к sopc модулю(ходел сделать включение и выключение светодиодов), предупреждение выставляет говорит нет тест бенча. Причем сделано это на квартусе 7.2 Quote Share this post Link to post Share on other sites More sharing options...
torik 0 January 16, 2008 Posted January 16, 2008 · Report post В том примере что я скинул как раз и быть этот самодельный мастер - поглядите. Неважно память сдрам или пио или что еще - работает абсолютно одинаково. Просто задайте адрес (например через assign) в моем проекте равным адресу PIO и выводите на него данные... Quote Share this post Link to post Share on other sites More sharing options...
sun_fpga 0 January 16, 2008 Posted January 16, 2008 (edited) · Report post :07: не могу распаковать файл. Переименовал в nios.qar, в квартусе нажал File - Open Project - ваш файл. Но файл не открылся, зато папка новая появилась nios_restored с файлом nios.qarlog и все больше ничего нет. :07: Edited January 16, 2008 by prog_sun Quote Share this post Link to post Share on other sites More sharing options...
sazh 11 January 16, 2008 Posted January 16, 2008 · Report post :07: не могу распаковать файл. Переименовал в nios.qar, в квартусе нажал File - Open Project - ваш файл. Но файл не открылся, зато папка новая появилась nios_restored с файлом nios.qarlog и все больше ничего нет. :07: Это проект. projekt - restore archived Projekt Quote Share this post Link to post Share on other sites More sharing options...
torik 0 January 16, 2008 Posted January 16, 2008 · Report post Да е-мое. Последний уже winrar-ом надо распаковывать :) Все, только winrar и ничего больше а то одна путаница! Quote Share this post Link to post Share on other sites More sharing options...
sazh 11 January 16, 2008 Posted January 16, 2008 · Report post Да е-мое. Последний уже winrar-ом надо распаковывать :) Все, только winrar и ничего больше а то одна путаница! если не трудно, набросайте rs232 в билдере. раз руку набили. Мне в лом будет. потому что уже реализован. txd_rxd_232.zip Quote Share this post Link to post Share on other sites More sharing options...
sun_fpga 0 January 16, 2008 Posted January 16, 2008 · Report post Да е-мое. Последний уже winrar-ом надо распаковывать :) Все, только winrar и ничего больше а то одна путаница! WinRar 2.90 отказывается открывать его, файл поврежден. Другим раром попробую. Это проект. projekt - restore archived Projekt В этой папке только один файл nios.qarlog. Похоже это лог ******* Archived project restoration attempt on Wed Jan 16 17:25:10 2008 Source archive file: C:/altera/72/quartus/My_program/nios.qar Quartus II failed to read the archive or extract some files into C:/altera/72/quartus/My_program/nios_restored Quote Share this post Link to post Share on other sites More sharing options...
sun_fpga 0 January 16, 2008 Posted January 16, 2008 · Report post Открыл файл winrar 3.60, все нормально. открыл проектр ниос, дальше начались проблемы с конвертацией. Единственное что сделал это залил программу в de1 и посмотрел как работает. А посмотреть графическую схему и самое главное в билдера посмотреть мастера пока не удается. О уже все конвертировалось и все открылось. Посмотрел и сразу увидел ошибки, сигналы не правильно записывал. Все понятно стало, завтра продолжу. torik спасибо Quote Share this post Link to post Share on other sites More sharing options...
sun_fpga 0 January 19, 2008 Posted January 19, 2008 · Report post Посмотрел и сразу увидел ошибки, сигналы не правильно записывал. Все понятно стало, завтра продолжу. torik спасибо Не тут то было. В Квартусе 6.1 все получается, а в 7.2 версии вообще не получается (в схеме половина сигналов отсутствуют). Делаю одну и туже связку pio(input) - master - pio(output) в квартус 6.1 и 7.2 и получаю два разных результата (см. рисунки). В чем может быть дело? Неужели в 7.2 не возможно самодельного мастера сделать? Те у кого Квартусом 7.2 сделайте новый проект- откройте Sopc Builder, дальше Create New Component, затем Templates выберите в нем Add Typical Avalon MM Master, далее в Component Wizard наберите Component Class Name и Component Display Name, после жмите Finish. Компонент готов. Жмите внизу на add. Добавьте в схему Pio input (8 разрядов, не забудьте в simulation галочку на hardwire Pio inputs in test bench), затем еще добавте pio output ( 8 разрядов). Так, осталось выровнять адреса, жмите на system далее на Auto-assign Base Addresses . Потом нажмите на Generte. Все. Теперь полученный модуль перенесите в схему квартуса, посмотрите, что получилось? Все ли сигналы на месте? Quote Share this post Link to post Share on other sites More sharing options...
torik 0 January 19, 2008 Posted January 19, 2008 · Report post Я работаю в квартусе 6.1, 7.2 скачать нет возможности... причины, которые я могу пока предположить: 1) когда добавляете типичный набор сигналов мастера в 7.2? он их точно добавляет-то? Добавте вручную. И еще - "с нуля" создаешь проект в версии 7.2 или чо-нибудь переконвертируешь, тогда лучше не делай этого... 2) просто нельзя создавать мастер без HDL файлов в версии 7.2. Вот об этом лучше пусть ответят профи, а я не создавал своих компонентов с HDL файлами... Quote Share this post Link to post Share on other sites More sharing options...
sun_fpga 0 January 20, 2008 Posted January 20, 2008 (edited) · Report post 1) когда добавляете типичный набор сигналов мастера в 7.2? он их точно добавляет-то? Добавте вручную. Темплатес по правиалам оформляет сигналы и добавляет их. И в ручную добавлял. Все равно на схеме нет сигналов. И еще - "с нуля" создаешь проект в версии 7.2 или чо-нибудь переконвертируешь, тогда лучше не делай этого... Вот в том то и дело когда "с нуля" создаю проект в версии 7.2 там возникают те проблемы которые выше описал. Когда же конвертирую твой компонент, то там все нормально, все куда надо добавляется и где надо появляются на схеме изображения сигналов. Не охото мне ставить 6.2 версию. В начале то думал, что то что прошло в 6.1 пройдет и в 7.2, но не тут то было. просто нельзя создавать мастер без HDL файлов в версии 7.2. про верилог пока тоже не знаю. Сегодня сообщу, что с верилогом у меня получилось. Edited January 20, 2008 by prog_sun Quote Share this post Link to post Share on other sites More sharing options...
sun_fpga 0 January 20, 2008 Posted January 20, 2008 · Report post а ты пробовал подключать верилог файл? Возьми свой master_pio.v файл подключи и посмотри. При подключении верилог файла вкладка Signals не доступна. Таким образом sopc модуль можно создать двумя способами с помощью верилог файла или графически прописывая вручную или с помощью шаблона (темплатес) сигналы. Так что, и без верилог файла можно вполне сделать мастера. Quote Share this post Link to post Share on other sites More sharing options...
