[Postoroniy_V 0]

да че там смотреть та ?

параметрированный цикл внутри машины состояний

переписал в лоб верилог-2001..квартус 7.2сп1 сьел такое и даже что то соответствующие показывает в ртл вьювере

module test (
    ClkDivSwitch,
    Reset,
    NeedToTr,BusGrant_p,TransDone_p,TransReady);
    
    
    
    parameter    Trans_num=20; 
    parameter    IdleSt=1'b0;
    parameter    TransmitSt=1'b1;
    
    input    ClkDivSwitch,Reset,NeedToTr;
    input[Trans_num-1:0]BusGrant_p;
    output reg[Trans_num-1:0]TransDone_p;
    
    reg  SregTrBlockStMash_p;
    output reg    TransReady;
    integer i;
    
    
    always@(posedge ClkDivSwitch)
        if (Reset )
            begin
                TransReady <= 0;
                SregTrBlockStMash_p <= IdleSt;
            end
        else
            case(SregTrBlockStMash_p)
                IdleSt:                                                                   
                    begin                                                               
                        TransReady <= 0;                                               
                        TransDone_p <= 0;                                               
                        for(i=0;i<Trans_num;i=i+1)                                          
                            begin                                                          
                                if(NeedToTr && BusGrant_p[i]==1)                                
                                    begin                                                  
                                        TransReady <= 1;                                  
                                        SregTrBlockStMash_p <= TransmitSt;               
                                    end
                            end
                    end
                
                TransmitSt:
                    begin
                        for(i=0;i<Trans_num;i=i+1)
                            begin
                                if(!NeedToTr)
                                    begin
                                        if(BusGrant_p[i])
                                            TransDone_p[i]<=1;
                                        else
                                            SregTrBlockStMash_p <= IdleSt;    
                                    end
                            end
                    end
            endcase
    
endmodule

[a123-flex 0]

:( вопрос: какой синтезатор Вы используете ? Квартусский ?

 

переписал в лоб верилог-2001..квартус 7.2сп1 сьел такое и даже что то соответствующие показывает в ртл вьювере

module test (
    ClkDivSwitch,
    Reset,
    NeedToTr,BusGrant_p,TransDone_p,TransReady);
    
    
    
    parameter    Trans_num=20; 
    parameter    IdleSt=1'b0;
    parameter    TransmitSt=1'b1;
    
    input    ClkDivSwitch,Reset,NeedToTr;
    input[Trans_num-1:0]BusGrant_p;
    output reg[Trans_num-1:0]TransDone_p;
    
    reg  SregTrBlockStMash_p;
    output reg    TransReady;
    integer i;
    
    
    always@(posedge ClkDivSwitch)
        if (Reset )
            begin
                TransReady <= 0;
                SregTrBlockStMash_p <= IdleSt;
            end
        else
            case(SregTrBlockStMash_p)
                IdleSt:                                                                   
                    begin                                                               
                        TransReady <= 0;                                               
                        TransDone_p <= 0;                                               
                        for(i=0;i<Trans_num;i=i+1)                                          
                            begin                                                          
                                if(NeedToTr && BusGrant_p[i]==1)                                
                                    begin                                                  
                                        TransReady <= 1;                                  
                                        SregTrBlockStMash_p <= TransmitSt;               
                                    end
                            end
                    end
                
                TransmitSt:
                    begin
                        for(i=0;i<Trans_num;i=i+1)
                            begin
                                if(!NeedToTr)
                                    begin
                                        if(BusGrant_p[i])
                                            TransDone_p[i]<=1;
                                        else
                                            SregTrBlockStMash_p <= IdleSt;    
                                    end
                            end
                    end
            endcase
    
endmodule

[Postoroniy_V 0]

:( вопрос: какой синтезатор Вы используете ? Квартусский ?

 

переписал в лоб верилог-2001..квартус 7.2сп1 сьел такое и даже что то соответствующие показывает в ртл вьювере

 

не симплифай и не пресижн :)

[CaPpuCcino 0]

переписал в лоб верилог-2001..квартус 7.2сп1 сьел такое и даже что то соответствующие показывает в ртл вьювере

не симплифай и не пресижн :)

опять загадками говорите

[a123-flex 0]

ну я Вас поздравляю. Мне не так повезло... меня не устраивает третьесортный синтез, во первых, а во вторых он у меня не заработает.