Jump to content
    

Разработка микросхем в САПР Cadence, Synopsys

А я бы не посоветовал эту книгу....

Ее единственный плюс -- она на русском.

А вот содержание выдержано в стиле 80-х годов прошлого столетия.

 

Советую читать на английском.

Поищите в интернете:

по схемотехнике:

RAZAVI

Backer

Meyer (основы)

много других

 

по топологии:

Hasting (! на мой взгляд лучшая)

 

Точнее:

 

RAZAVI (Design of analog integrated circuits)

Baker (CMOS Circuit Design, Layout, and Simulation)

Gray and Meyer ( Analysis and Design of Analog Integrated Circuits )

Johns & Martin (Analog integrated circuit design)

 

по топологии:

Hastings (The art of analog layout)

Share this post


Link to post
Share on other sites

Кто-нибудь может порекомендовать какую-нибудь литературу по проектированию микросхем?

Могу порекомендовать книгу "R. JAcob Baker: CMOS Circuit Design, Layout, and Simulation". У меныа есть pdf-и, но залить не могу, нет доступа. Зато могу прислать по меилу кусками.

 

Ксати, есть у меня библиотека Артизан 90нм, для TSMC, но нет Synopsys DS, для синтеза. Я знаю что на ФТП он есть, но доступа не имею. Друзья, могу поделится библиотекой, в обмен Synopsys DC. :).

 

 

 

Нужно 180 нм для UMC standart cell libraries (cadence environment)..?

 

Кто-нибудь может порекомендовать какую-нибудь литературу по проектированию микросхем?

Могу порекомендовать книгу "R. JAcob Baker: CMOS Circuit Design, Layout, and Simulation". У меныа есть pdf-и, но залить не могу, нет доступа. Зато могу прислать по меилу кусками.

 

Ксати, есть у меня библиотека Артизан 90нм, для TSMC, но нет Synopsys DS, для синтеза. Я знаю что на ФТП он есть, но доступа не имею. Друзья, могу поделится библиотекой, в обмен Synopsys DC. :).

 

 

А Backer какого года?

Share this post


Link to post
Share on other sites

Зачем нужно clock Tree, если и без него нет timing ошибок????

 

Для того, чтобы соблюсти требования нагрузочной способности буферов, клок формирующих, одновременно не накосячив с перекосом клоков и латентностью.

Ststic Timing Analysis в Design Compiler'e (или PrimeTime'e) по умолчанию считает клоковые цепи идеальными, т.е. как будто клок по всей схеме распространяется одновременно и мгновенно. (В некоторой степени клоком, при оптимизации схемы, можно управлять командами set_clock_latency, set_clock_uncertainty, set_propagated_clock, set_clock_transition и др.). Что бы сделать предположение о идеальности клока допустимым, необходимо построить сбалансированное клоковое дерево, которое обеспечит одновременный приход клока ко всем тактируемым элементам схемы. Ну а само дерево (без учета сбалансированности) нужно что бы "выполнить требования нагрузочной способности", которая так же не учитывается в STA. Это касается не только САПР Synopsys, но и всех аналогов.

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

×
×
  • Create New...