[o-henry 0]

Да. А для того чтоо бы стать водителем надо помимо всего прчего знать ПДД.

 

Ха. А если бы всех, кто хочет получить водительские права, заставили учить ПДД и сдавать на английском, что бы из этого получилось?

 

Никто и не отрицает необходимости знания английского для работы с электроникой.

Но при освоении абсолютно новой для себя области предпочитаю вначале ознакомиться с литературой на родном языке (понять что к чему). А далее уже подробности уточнять на английском.

[Shtirlits 0]

Когда мне нужно выкинуть на время какой-то кусок кода на VHDL, то делаю так:

 

tmp22: if false generate

..

.. -- код, который нужно закомментарить..

..

end generate; -- tmp22

 

 

Длиннее, чем /* */, но это не повод отказываться от всех радостей VHDL.

 

Кстати, спецы по verilog, подтвердите или опровергните мои подозрения о том, что в verilog-е нельзя сделать свой тип данных, структуру или перечислимый тип ?

 

На такие подозрения наводит разглядывание исходных текстов на verilog, в которых для реализации автомата делается куча констант и порты состоят из огромных количеств сигналов, которые было бы удобно объединить в структуру. Имеется в виду развесистая иерархическая конструкция в полсотни модулей, в которой десятки сигналов проходят сверху вниз и обратно. Если все правда, то утверждение о краткости verilog-а супротив vhdl кажется сомнительным, только на соединения модулей и декларации уходят 3 тысячи строк. Документацию на verilog еще не осилил, просто так читать скучно, про типы искал специально и не нашел.

[pyadvychuk 0]

Кстати, спецы по verilog, подтвердите или опровергните мои подозрения о том, что в verilog-е нельзя сделать свой тип данных, структуру или перечислимый тип ?

 

в 2001 появились енумы.. тока не все синтезеры их поддерживают (кажися) синплифи, в часности, тока с 8.2 вроде начал понимать..

 

а по поводу структур и всего прочего - в верилоге (када освоишся) без ентого ВЕЛИКОЛЕПНО можно обойтись.

я вот после 4-х лет VHDL-анья переползаю на верилог и радуюсь..

чем дальше тем больше радуюсь.

 

статистика показывает что просто тупой размер (посимвольный) исходника на верилог на 30-50% меньше выходит.

 

от наличия препроцессора балдею и от отсутствия контроля типов тоже..

 

но для тестбенчей всеравно не приживается у мну верилог. В тестбенчах, хоть стреляй меня, VHDL рулит. Вот тута и вся мощь перечислимых типов, и физические типы и алиасы и т.д.

[Doka 5]

Shtirlits, прямо не в бровь а в глаз))

 

 

Кстати, спецы по verilog, подтвердите или опровергните мои подозрения о том, что в verilog-е нельзя сделать свой тип данных, структуру или перечислимый тип ?

действительно. такое имеет место быть. более всего огорчает невозможность использования структуры для порта. решения есть, но не столь элегантные, как нативные средства vhdl

 

полноценная поддержка SystemVerilog средствами синтеза грядет еще нескоро, поэтому пока Verilog по каким-то параметрам проигрывает, по каким-то выигрывает. Идеала не существует, оэтому каждый выбирает по своим потребностям и симпатиям.

 

когда я уходил с schematic-уровня, то выбора не было (сейчас выбор есть) - были русскоязычные книжки только по vhdl, на телесистемах могли помочь только по вопросам, связанных с этим языком. и позже, когда познакомился с , не использовал тогда еще в vhdl перечисленные вами средства языка. Однако verilog настолько понравился, что уходить с него в ближайших планах не собираюсь..

ну а знание vhdl никогда не помешает для чтения vhdl-исходников))

[andrew_b 30]

статистика показывает что просто тупой размер (посимвольный) исходника на верилог на 30-50% меньше выходит.

А кого это волнует? Размер исходника ни о чем не говорит, тем более все измеряют строки кода, а не сиволы. В Верилоге реально анноят bеgin...end. Это как раз "все как в C".

 

от наличия препроцессора балдею

Не знаю, зачем он нужен. Видиимо, используется как костыль.

 

и от отсутствия контроля типов тоже..

Ну если отсутствуют типы, определяемые пользователем, то оно таки да, не надо. Но при строгой типизации "компилятор не даст вам прострелить ногу". Большинство ошибок в VHDL выявляются уже при компиляции, в отличие от.

[BoMG 0]

достаточно исскуствнный метод

пишем

--

--

--

--

если редактор сносный то позволит выделить мышкой + зажатым ALT столбец

потом копируем и вставляем в нужное место

 

в ISE ALT+C в других смтрим докумментацию

[pyadvychuk 0]

А кого это волнует? Размер исходника ни о чем не говорит, тем более все измеряют строки кода, а не сиволы. В Верилоге реально анноят bеgin...end. Это как раз "все как в C".

 

а это волнует в том смысле что надобно вводить в 2-а раза меньше символов при описании одного и того же... и кстати бегин..енд не так часто писать нада

 

Не знаю, зачем он нужен. Видиимо, используется как костыль.

 

а сразу видно чито вы его не пользовали :))..

применений мильён..

взять хотыбы даже условное обьявление портов чего в vhdl как не изголялся - не смог сделать

 

Ну если отсутствуют типы, определяемые пользователем, то оно таки да, не надо. Но при строгой типизации "компилятор не даст вам прострелить ногу". Большинство ошибок в VHDL выявляются уже при компиляции, в отличие от.

в пресловутом C ваще никто ниче не контролирует....

:))))))

[Oldring 1]

в пресловутом C ваще никто ниче не контролирует....

:))))))

 

Вы просто этого видимо не знаете. Контролируют. И очень активно пользуются этим. На плюсах в особенности. Не контролируют на Бейсике или Перле - вообще говоря скриптовых языках для несложных быстрых задач.

[SM 15]

Кстати, спецы по verilog, подтвердите или опровергните мои подозрения о том, что в verilog-е нельзя сделать свой тип данных, структуру или перечислимый тип ?

 

Свой тип данный или структуру - нельзя. Перечислимый тип можно - через /* synopsys enum */ или /* synthesis enum */ - но это уже синтезаторовы дела, касающиеся оптимизации логики, состояний автоматов (которые кстати тоже полезно помечать через /* synopsys state_vector */). То есть указание enum говорит синтезатору о том, что он может сопоставлять любые уникальные реальные значения объявленным значениям в целях оптимизации.

[cms 0]

Свой тип данный или структуру - нельзя. Перечислимый тип можно - через /* synopsys enum */ или /* synthesis enum */ - но это уже синтезаторовы дела, касающиеся оптимизации логики, состояний автоматов (которые кстати тоже полезно помечать через /* synopsys state_vector */). То есть указание enum говорит синтезатору о том, что он может сопоставлять любые уникальные реальные значения объявленным значениям в целях оптимизации.

 

 

Чтооо??? В верилоге нет рекордов, собственных и перечисляемых типов???? Блин, только начал осваивать верилог-2001, восхитился многострочными комментами /* */ и лаконичностью, и тут такой облом! Да я за одни рекорды тогда с VHDLя не тронусь, однонаправленные шины описывать посигнально - ну нафиг! Лаконичность называется.

[maior 0]

Редактор Алдека делает любые коменты и многое другое - ЛЕГКО!

HDL TurboWriter - тоже. Уверен, что много других нормальных редакторов тоже все это делают. А ненормальными пользоваться не надо.

[Flanker 0]

А как закоментить сразу кусок из нескольких строк

Использовать нормальный редактор.

 

Только потом синтезатор будет матюгаться на эти коментарии

[Apast 0]

А как закоментить сразу кусок из нескольких строк

Использовать нормальный редактор.

 

Только потом синтезатор будет матюгаться на эти коментарии

 

Да ни кто не ругается. Просто нормальный редактор позволяет СТАНДАРТНЫМ образом закоментировать

выделенные строки, или убрать воментарии с выделенных строк. Ни какой отсебятины там нет.

[lexus.mephi 0]

Работаю я в Квартусе. Начал осваивать VHDL и сразу затык. Если закоментить строку можно символами"--". А как закоментить сразу кусок из нескольких строк, типа как в C или Delphi. А то ну очень неудобно коментить по строчкам.

В ISE есть две специальные кнопки - Comment и Uncomment lines! А пользоваться ими нужно так:

1)Открываешь какой-нить VHDL документ. При этом в Оперативной панели управления (эта та, что под главным меню) появляется несколько новых опций, в том числе Comment Lines и Uncomment Lines.

2) Выделяешь кусок текста, который хочешь закоментить, ииии жмешь заветную кнопочку! Обратная операция делается также, только с соседней кнопочкой!

P.S. Если кто не знает, то в UCF. файле и еще в некоторых других для того, чтобы закоментировать строку, используется символ #.

[Flanker 0]

P.S. Если кто не знает, то в UCF. файле и еще в некоторых других для того, чтобы закоментировать строку, используется символ #.

 

Это типа "мягкого" комента, при этом по моим наблюдениям входной/выходной сигнал в UCF файле от IO порта отключается, но IO порт резервируется.

Комент -- в UCFе закоментированный IO порт не резервирует, IO порт полностью свободен и неопределен.