[sdv 0]

Всё что содержит RAM как правило рано или поздно сбивается...

Кто и как обеспечивает живучесть своих изделий на базе FPGA?

[TailWind 0]

Нееее

 

Всё что содержит программу и программистов рано или поздно сбивается ;)))

 

А FPGA должна быть точно выверена, иначе это фуфло ;)

[sdv 0]

Что понимается под словом "выверена"?

 

Дело в том, что если речь идёт о системах жизнеобеспечения например, то лучше уж перестраховаться чем недостраховаться.

То, что возможны глюки при разработке программы, это понятно...

И то что супервизор может осложнить поиск глюка - это тоже понятно...

 

Но всётаки на контроллерах и DSP все делают супервизоры и это не считается плохим тоном.

[TailWind 0]

Что понимается под словом "выверена"?

Я имею в виду верификацию с максимальным покрытием.

Иными словами TestBench хороший ;)

 

Но всётаки на контроллерах и DSP все делают супервизоры и это не считается плохим тоном.

Да. Если программа улетает куда-нибудь не туда, они подают reset или прерываение.

[Doka 5]

вроде в названии темы фигурируют и супервизор и сторожевой таймер - так и давайте разбирать отдельно

супервизор - действительно при провалах/просадках напряжения питания будет нелишним перезаливать прошивку в плис

стор.таймер - мначала надо решить как определять подвисоны - т.е. какая хитрая схема внутре плисы будет принимать решение о том - зависли или еще работать можно. хотя если это не софт-процессор, на котором крутится программа, то непонятно зачем вообще к плису wdt нужен

[svkior 0]

Я если надо обеспечить надежность (космос, оборона и т.п.) Ставлю Actel, у которого конфигурация хранится либо во Flash (если не RadHARD) либо вообще однократно программируется (В случае RadHARD).

В остальном полностью согласен с предыдущими ораторами.

 

Единственное дополнение, что все это справедливо только для полностью синхронных дизайнов.

[DSIoffe 6]

А я ставлю симпатичную такую хреньку: MAX6369KA-T, это watchdog маленький. И сбрасываю его периодически из ПЛИС. Если его не сбросить - сами понимаете, что будет. Плюс он при подаче питания выдерживает очень полезную паузу. Программируется внешними логическими уровнями.

[Doka 5]

DSIoffe, а что за сфера применения ваших устройств?

я к тому, что чтоже там такого может произойти, что плис не выдаст сигнала сброса wdt?!. если тока клок пропадёт=) (утрирую канешн)

 

еще вопрос: у вас wdt заведен на ресет вашей внутренней начинки плис или на перезаливку прошивки?

 

ЗЫЖ дух просвящения овладел мною :)

[klop 0]

Вроде бы Xilinx в Mars PathFinder использовал периодическую реконфигурацию FPGA.

[DSIoffe 6]

to Doka

Сфера, как сфера, вот здесь можно посмотреть: http://www.silar.spb.ru/c/s2x_r.htm. Извиняюсь за корявость сайта, хоть и не я виноват. В ПЛИС запихан NIOS. Всё как у людей.

WDT заведён на реконфигурацию.

Духу привет.

[sazh 11]

MAX6369KA-T, это watchdog маленький. И сбрасываю его периодически из ПЛИС

 

А кто его сбрасывает в интервале конфигурации и инициализации ПЛИСС?

[Джеймс 5]

Я если надо обеспечить надежность (космос, оборона и т.п.) Ставлю Actel, у которого конфигурация хранится либо во Flash (если не RadHARD) либо вообще однократно программируется (В случае RadHARD).

 

Это несколько неверное положение, даже отводящее дискуссию в сторону.

Самое основное заключается в том, что монитор питания нужен именно Flash-FPGA, выход которого (выход монитора) должен использоваться в качестве Reset-а для кристалла (и естественно использоваться в проекте). Иначе есть шанс, что схема вообще не стартует (это встречается на практике, никаких ссылок на соответствующие документы Actel у меня нет, так что выполнить просьбу их предоставить я не могу).

 

Что касается SRAM-FPGA, то например у Альтеры эту функцию уже несет связка FPGA – “конфигурационный чип” (см. раздел “Power-on reset” в документе Configuration Devices for SRAM-Based LUT Devices).

[sazh 11]

Это несколько неверное положение, даже отводящее дискуссию в сторону.

Как я понял, в Flash-FPGA по включению питания произвольное соотояние триггерных ячеек.

Хотите все в ноль установить, ставьте монитор.

Неужели Вы хотите сказать, что от конструкции

reg [3:0] ct

ct <= ct + 1'b1 в какие то дни недели по включению я не получу на выходе реакции делителя.

А если не стартует, так схему посмотрите. Почему при состоянии управляющего триггера в нуле схема работает, а в состоянии по включению питания в 1 не работает. В конце концов можно тумблером питания комплекса пощелкать. Туда сюда, туда сюда.

 

Что касается SRAM-FPGA, у Альтеры эту функцию уже несет связка FPGA – “конфигурационный чип” , то он отрабатывает перезагрузку по ошибке. На сброс конфигурационой памяти (теоретически) он скорее всего не расчитан.

[Джеймс 5]

Неужели Вы хотите сказать, что от конструкции

reg [3:0] ct

ct <= ct + 1'b1 в какие то дни недели по включению я не получу на выходе реакции делителя.

 

Такая конструкция заработает (хотя не обязательно остальной схеме должно быть всё равно, с какого числа начнется счет).

А вот какая-нибудь state-машина запросто может оказаться в запрещенном состоянии, из которого нет выхода.

[Doka 5]

Такая конструкция заработает (хотя не обязательно остальной схеме должно быть всё равно, с какого числа начнется счет).

А вот какая-нибудь state-машина запросто может оказаться в запрещенном состоянии, из которого нет выхода.

а разве для предотвращения последнего не будет достаточным:

 // example:

case (cостояние)
  МОДА1: a = 1;
  МОДА2 : a = 2;
  ...
  default : cостояние = МОДА1;
endcase

т.е. переход из любого запрещенного в начальное состояние на следующем такте