[Alex77 12]

This Single File Download (SFD) option will no longer be available starting from Vivado 2025.2 release. 

[Zversky 23]

Да, в файле /upload/FPGA/_Xilinx_/_ISE+Vivado+Vitis_/Unified_2025.1/Vivado (HW Developer)/2025.1 - Vivado (HW Developer) - Downloads.pdf это есть.
Но о чём говорят эти слова? Что Xilinx считает нерациональным размещать полный дистрибутив такого размера?

[fguy 9]

Вероятнее всего как защита от нелегального распространения. Скорее всего потребует акк для установки, а это сразу надо лезть через впн. Сильно сомневаюсь что они на ходу там патчат дистриб - толку с этого нуль пользователю - переставляться постоянно это не выход. Существующая система патчей и так позволяет затыкать косяки без переустановки и скачиванием минимально необходимых файлов. Да и сам витис в офлайне работает с дикими тормозами.

[attaboy 0]

Есть ещё один вариант  - разделят разные пакеты, разные ОС. Чтобы можно было загружать только то, что нужно. Вроде раньше так и было.

[fguy 9]

Сейчас оно так и есть - онлайн инсталятор требует акк и позволяет выбрать что нужно скачать, но без ввода действующего аккаунта процесс дальше не пойдет. Так же можно выбрать вариант создания офлайн инсталяции со скачиванием всего в выбранную папку для последующей установки - вполне логичное решение для тех кому нужно развернуть несколько инсталяций вивады на разных пк.

[Alex77 12]

Обновили документацию в docnav до версии 2025.2

[Alex77 12]

Vivado™ 2025.2 is now available for download:

New production-ready devices supported:

• Versal AI Edge Series Gen 2 and Versal Prime Series Gen 2

 

Versal QoR Enhancements

• Reduced physical optimization (PhysOpt) compile time
• Global or module-level optimization control with updates to retiming

 

SystemVerilog Interfaces Support

• Simplified AXI connections between SV instances and automatic wrapper creation and management for all AMD IP and BDs

 

Ease-of-Use Enhancements

• New and improved reporting on SLR crossings for better QoR analysis
• New ECO legalizer for DRC checks and support for timing-driven mode in ECO placer
• New options to enable Segmented Configuration in the Vivado Hardware Manager for direct programming and indirect (flash) programming flows

 

Use of NoC XPMs inside Block Design Using Module Referencing

• Support for adding an RTL with NoC XPMs in the top-level block design (BD) using module referencing

 

ПС: они "обманули" - сия версия доступна к скачиванию единым файлом в 95ГБ

[dxp 213]

Улучшения всё больше про Versal'и. Это, в общем, понятно. По ходу, для остальных семейств они там достигли совершенства. 🙂 

А кто-нить использует Версали?

На прежнем месте работы когда трудился, мы собирались, даже кит купили (за 12 килобаксов, вот такой https://www.amd.com/en/products/adaptive-socs-and-fpgas/evaluation-boards/vmk180.html) на Versal Prime 1802. Но потом сами микросхемы купить не успели -- сперва нас отодвинули в очереди, потому что пиндосская лавка Palo Alto Networks тоже заинтересовалась темой и перебила заказ (так объяснили в Avnet), а Версалей тогда ещё не успели наделать столько, чтобы всем хватало, а потом началась СВО, и вопрос отпал -- официально это получать стало невозможно, а в Китае их тоже не было тогда.

Жаль, конечно, ПЛИСка очень интересная во многих смыслах, начиная от 7 нм и заканчивая продвинутыми слайсами на 64 LUT6, аппаратными контроллерами DDR4 (3200 тянут против 2400 у UltraScale+) в количестве 4 штук, NoC, аппаратными CMAC и т.п. 

[fguy 9]

В 21.11.2025 в 05:31, dxp сказал:

аппаратными контроллерами DDR4 (3200 тянут против 2400 у UltraScale+) в количестве 4 штук

Аппаратный контролер ддр4 это хорошо - плисовый жрет ресурсы, но есть и жирный минус - в плис они торчат узенькой 128-битной шиной, что режет все плюсы в разы по скорости. Можно конечно меня отослать к плисам со встроенным хбм, но там ценник совсем не гуманный.

Дистриб 95 Гб скачал - в оффлайне поставился без проблем, но не в папку Xilinx.

[dxp 213]

19 минут назад, fguy сказал:

в плис они торчат узенькой 128-битной шиной,

Вы имеете ширину внутренней шины NoC? Наружу там обычный 64 (72 c  ЕСС) бита -- на стандартную DIMM/SODIMM плашку. Ну, и 4 контроллера -- это вполне не слабо. HBM, конечно, другая история.

[fguy 9]

2 часа назад, dxp сказал:

Вы имеете ширину внутренней шины NoC?

Само собой - практически как и у ультрацинка процессорный ддр. Для сравнения плисовый контролер ддр4 для 2400 дает шину 512 бит на 300 МГц, а для 3200 мог бы дать и на 400 МГц.

[dxp 213]

6 часов назад, fguy сказал:

Для сравнения плисовый контролер ддр4 для 2400 дает шину 512 бит на 300 МГц, а для 3200 мог бы дать и на 400 МГц.

Только NoC имеет частоту 1 ГГц. И итоговая пропускная 12.8 Gbps. Да, это не дотягивает до теоретической потоковой скорости DDR4, но там реальная скорость далеко не такая. При этом NoC тащит поток, не используя ресурсы трассировки самой FPGA fabric, и охватывает весь чип -- т.е. из самого дальнего угла притащит пакет транзакции до DDRC за ту же цену. Ну, и 4 аппаратных контроллера там.

[Alex77 12]

Самый косячный инсталлятор за всю историю вивады...

[fguy 9]

12 часов назад, dxp сказал:

Только NoC имеет частоту 1 ГГц. И итоговая пропускная 12.8 Gbps.

Где эта частота? Плисовая часть на 1 ГГц еще не скоро заработает, т.ч. на порту из нок в плис получим в лучшем случае 400 МГц на 128 бит, да еще и акси в придачу с ее "особенностями".

11 часов назад, Alex77 сказал:

Самый косячный инсталлятор за всю историю вивады...

А что с ним не так? У меня офлайн установилась без проблем.

[dxp 213]

1 час назад, fguy сказал:

Где эта частота? Плисовая часть на 1 ГГц еще не скоро заработает, т.ч. на порту из нок в плис получим в лучшем случае 400 МГц на 128 бит, да еще и акси в придачу с ее "особенностями".

Эта частота работы NoC. NoC -- это аппаратная инфраструктура передачи данных, сделанная по топологии сети с коммутаторами, мостами, QoS и т.п. И работа этой аппаратной шняги 1 ГГц. Я её в железе гонял, работает.

Что касается стыковки с FPGA, то там для этого есть NMU (NoC Master Unit) и NSU (NoC Slave Unit), про которые сказано:

Цитата

• Support for configurable data width from 32 to 512-bit on AXI interfaces and 128 to 512-bit on AXI4-Stream interfaces. AXI data width is configured via parameter propagation from the connected IP.

1 ГГц там с другой стороны NMU/NSU:

 

12 часов назад, Alex77 сказал:

Самый косячный инсталлятор за всю историю вивады...

А что привлекает в этих новых версиях? Я потому про Версали и спросил, использует ли кто, т.к. для прежних семейств что там улучшили? Синтез? P&R?