[addi II 1]

Здравствуйте!

 

Есть необходимость сгенерировать FIFO с сигналов количеством заполненных байт

 

Но в процессе настройке

я на выходе получаю не выбранный нужный сигнал

 

При этом инстанс все таки содержит сигналы full и empty

 

 

[RobFPGA 57]

14 minutes ago, addi II said:

Есть необходимость сгенерировать FIFO с сигналов количеством заполненных байт

Встроенные FIFO не содержат счётчиков -  выбирайте на первой вкладке тип  FIFO с памятью  а не встроенное. 

[andrew_b 23]

Одноклоковое (синхронное) FIFO очень простая вещь. Напишите свой RTL и не мучайтесь со всякими IP core.

[RobFPGA 57]

11 hours ago, andrew_b said:

Одноклоковое (синхронное) FIFO очень простая вещь. Напишите свой RTL и не мучайтесь со всякими IP core.

Ну да вещь простая ... 
FWFT или обычное,  BRAM, LUT RAM, SRL, без/up/down  изменением разрядности, almost empty|full, пакетное, rollback, ...       

[blackfin 57]

On 5/9/2025 at 8:34 AM, andrew_b said:

Одноклоковое (синхронное) FIFO очень простая вещь. Напишите свой RTL и не мучайтесь со всякими IP core.

Но есть нюансы..

 

UG473:

Quote

Many FPGA designs use block RAMs to implement FIFOs. In the Xilinx® 7 series architecture, dedicated logic in the block RAM enables you to implement synchronous or dual-clock (asynchronous) FIFOs. This eliminates the need for additional CLB logic for counter, comparator, or status flag generation, and uses just one block RAM resource per FIFO.

UG949:

Quote

Synthesis Tools Inference Limitations:

For example, synthesis tools currently do not have the capability to infer the hard FIFOs from RTL descriptions. Therefore, you must instantiate them.

In case of both inference as well as instantiation, Xilinx recommends that you use the instantiation and language templates from the Vivado Design Suite language templates.