[blackfin 86]

On 4/24/2025 at 3:03 PM, tems-ya said:

Буду благодарен, если у кого-то сохранились ссылки на обсуждение этой темы или варианты реализации может.

Resolve picoseconds using FPGA techniques

Get those clock domains in sync

Handling metastability in bistable circuits

[Plain 429]

17 часов назад, tems-ya сказал:

В 23.04.2025 в 15:41, Plain сказал:

берётся мешок TDC по 1$

надо и меру-то знать - в чип-дипе

Поставка козьими тропами не показатель, официально TDC7200 оптом порядка 1$ — вполне мизер для некоего околонаучного ящика с "сотней каналов" и общепланетной партии таковых в 10 шт.

[Stas 5]

Альтера позволяет использовать тактовый прямой и инверсный для тактирования триггеров в LAB. В LAB возможно завести две тактовых линии сдвинутых на 90, в соседний LAB их же, инверсные. Итого можно захватывать измеряемый сигнал на эквивалентной частоте 1 Ггц, т.е. при тактовом 250 МГц получается 4 сигнала захвата clk, !clk, clk90, !clk90. Т.е. в два соседних LAB можно завести: в LAB1 clk, clk90, в LAB2: !clk, !clk90. Время распространения входного сигнала от пина до регистров LAB1 и LAB2 выравнивается расположением триггеров в LAB.

Входной измеряемый сигнал подается на 4 линейки из 2-3 последовательно включенных триггеров (классическая схема защиты от метастабильности), каждая линейка тактируется clk, !clk, clk90, !clk90

Понятно, что входные триггера располагали вручную на заветные места ). Конечно, можно попробовать и грамотно написанный sdc, но в те времена результат от ручной расстановки был лучше.

Далее выходные сигналы линеек триггеров приводятся к одному общему тактовому сигналу clk и далее подаются на таблицу перекодировки (можно там подчистить результат по статистически набранным данным по возникающей метастабильности) , где в зависимости от входного набора сигналов от линеек триггеров, формируется значение инкремента для счетчика длительности измеряемого интервала +1/+2/+3/+4.

На циклон 1 была ошибка 1 нс при комнатной температуре.

Понятно что все это можно упарафинивать и подчищать далее, вводя параллельные цепочки триггеров и обрабатывать результат на основе статистики полученной метастабильности... )))
 

[tems-ya 0]

Stas,  спасибо за идею. Оригинально. Нигде такого не встречал. Обдумаю.

[RobFPGA 108]

1 hour ago, tems-ya said:

Stas,  спасибо за идею. Оригинально. Нигде такого не встречал. Обдумаю.

Это тот же TDC только в "профиль" ... 

Для TDC вы либо задерживаете данные на цепочке задержек,  и защёлкивает эти данные общим клоком.
Либо защёлкиваете  общий вход данных  задержанными на цепочке задержек (мультифазными) клоками. 
А можно пытаться и комбинировать оба варианта.  

[tegumay 8]

говорить про D-триггер работающий на  12,24,42 ГГц наверно тут бесполезно?

[RobFPGA 108]

15 hours ago, tegumay said:

говорить про D-триггер работающий на  12,24,42 ГГц наверно тут бесполезно?

Почему же? Говорите ... 

[Xagen 0]

On 7/15/2025 at 7:21 PM, tegumay said:

говорить про D-триггер работающий на  12,24,42 ГГц наверно тут бесполезно?

Полезно, Особенно если он связан с ПЛИС. Хотя я сомневаюсь. Но было бы интересно послушать.)) 

[tegumay 8]

мне непонятна исходная задача, там нониусный метод возможно может быть только вреден.

 

[Serhiy_UA 1]

Задача по инженерному достаточно интересная, но очень мало сведений об измеряемых интервалах и, главное, назначение самого измерителя. Вспомнились опыты в ютубе с измерением скорости распространения фронтов сигналов в проводниках с помощью аналогового осциллографа, может его и будет достаточно. Потом есть аналого-цифровые методы измерения типа "заряд-разряд" где заряд быстрый, а разряд растянутый. Также в современных ПЛИС для внутренних ОЗУ добавлены функции переконфигурирования в сдвиговые регистры с очень большой длиной, здесь тоже имеется большой творческий резерв.

[0608 0]

On 7/19/2025 at 12:50 AM, tegumay said:

мне непонятна исходная задача, там нониусный метод возможно может быть только вреден.

 

Очень похоже, что так и есть.

Edited July 31, 2025 by 0608