alexPec 3 November 28 Posted November 28 · Report post Всем доброго дня! Есть у меня система на zynq ultrascale+, на PS стороне подключена DDR4 память, 32 разряда, частота 1333МГц. Через AXI slave интерфейс PS подключена логика. Ширина шины - 256бит. Частота шины - 250МГц. Я хочу максимально быстро вытащить из PS DDR4 в логику порядка 600 кбайт. Данные лежат подряд, т.е. не рандом-чтение, а баст. Так вот вопрос возник такой: на какую частоту появления данных со стороны AXI slave можно рассчитывать? Вариант 1 : частота AXI = 250МГЦ, поэтому для заполнения слова шириной 256 бит при разрядности памяти 32 бит потребуется 8 тактов, значит максимальная частота появления 250/8 = порядка 31Мслов/с Вариант 2 : частота DDR = 1333МГЦ, поэтому для заполнения слова шириной 256 бит при разрядности памяти 32 бит потребуется 8 тактов, значит максимальная частота появления 1333/8 = порядка 166Мслов/с Здравый смысл подсказывает, что должно быть по варианту 2, а реально кто-то оценивал, как все-таки AXI мост внутри работает? Quote Share this post Link to post Share on other sites More sharing options...
alexadmin 0 November 28 Posted November 28 · Report post Что-то не сходится. Пропускная способность памяти 32/8*1333*2(там же ддр!)=10.4 ГБайт/с Пропускная способность логики 256/8*250=8ГБайт/с. Вот только интерфейсы между PLи PS 128 разрядов максимум, насколько я помню. Так что, видимо, 4 ГБайт/с. Берете меньшее, умножаете на коэффициент пессимистичности, который в ненагруженной системе должен стремиться к 1. Quote Share this post Link to post Share on other sites More sharing options...
alexPec 3 November 28 Posted November 28 · Report post 2 часа назад, alexadmin сказал: Вот только интерфейсы между PLи PS 128 разрядов максимум, насколько я помню. Вот это я упустил, спасибо. От альтеры в памяти осталось, там можно было и 256 делать. И с ДДР - сейчас посмотрел в проекте - там реальная частота 525МГц, ДДР тогда 1050. Т.е. шина данных AXI заполняется все-таки по клоку (полуклоку) ДДР? Quote Share this post Link to post Share on other sites More sharing options...
slkhome 0 November 29 Posted November 29 · Report post 14 hours ago, alexPec said: Т.е. шина данных AXI заполняется все-таки по клоку (полуклоку) ДДР? Если память на частоте 525 и шина в 4 раза выше для DD4, то шина 2100 МГц. Данные еще 2 раза - 4200 МГц. Как то не похоже это на DD4. Вероятно память на 262.5 МГц, следовательно и шина AXI. А шина памяти на 1050, как Вы и написали выше. Нужно разобраться с терминологией. Quote Share this post Link to post Share on other sites More sharing options...
