addi II 1 November 27 Posted November 27 (edited) · Report post Здравствуйте ! Подскажите пожалуйста, каким констрейном можно задать требуемое время защелкивания адреса и данных по отношению к входному сигналу(CS или CLK)? Для Xilinx Паралельная щина (для SRAM) Спасибо! Edited November 27 by addi II Quote Share this post Link to post Share on other sites More sharing options...
addi II 1 November 27 Posted November 27 · Report post 1 hour ago, addi II said: Здравствуйте ! Подскажите пожалуйста, каким констрейном можно задать требуемое время защелкивания адреса и данных по отношению к входному сигналу(CS или CLK)? Для Xilinx Паралельная щина (для SRAM) Спасибо! И еще вопрос, как можно задать выравниванием определнных сигналов по времени, сейчас биты вектора, состоящего из разых сигналов, не синхронизированы, когда как должны Quote Share this post Link to post Share on other sites More sharing options...
dxp 74 November 28 Posted November 28 · Report post 11 часов назад, addi II сказал: Подскажите пожалуйста, каким констрейном можно задать требуемое время защелкивания адреса и данных по отношению к входному сигналу(CS или CLK)? Такого констрейна нет. Констрейнами можно описать внешние условия -- например, сколько времени из временного бюджета потребляет внешний контекст. Например, есть внешняя память, про которую в её документации сказано, что tsu по отношению к тактовому сигналу должно быть не менее. 1.5 нс, это означает, что эти временной бюджет (период клока, грубо говоря) будет уменьшен на эту величину. Констрейн этот называется set_output_delay. Аналогично для входных сигналов ПЛИС используется set_input_delay. Оба эти констрейна не управляют задержками, они лишь сообщают STA условия, чтобы тот как-то "понимал" внешний контекст. При timing-driven синтезе тул может этот тоже использовать и стараться вытянуть тайминги, но это как повезёт. 9 часов назад, addi II сказал: И еще вопрос, как можно задать выравниванием определнных сигналов по времени, сейчас биты вектора, состоящего из разых сигналов, не синхронизированы, когда как должны Вопрос не понятен. Там разные тактовые домены? Или что? Quote Share this post Link to post Share on other sites More sharing options...
blackfin 32 November 28 Posted November 28 · Report post Vivado->Flow Navigator->PROJECT MANAGER->Language Templates->XDC->Timing Constraints Quote Share this post Link to post Share on other sites More sharing options...
addi II 1 November 28 Posted November 28 (edited) · Report post 4 hours ago, dxp said: Такого констрейна нет. Констрейнами можно описать внешние условия -- например, сколько времени из временного бюджета потребляет внешний контекст. Например, есть внешняя память, про которую в её документации сказано, что tsu по отношению к тактовому сигналу должно быть не менее. 1.5 нс, это означает, что эти временной бюджет (период клока, грубо говоря) будет уменьшен на эту величину. Констрейн этот называется set_output_delay. Аналогично для входных сигналов ПЛИС используется set_input_delay. Оба эти констрейна не управляют задержками, они лишь сообщают STA условия, чтобы тот как-то "понимал" внешний контекст. При timing-driven синтезе тул может этот тоже использовать и стараться вытянуть тайминги, но это как повезёт. Вопрос не понятен. Там разные тактовые домены? Или что? Большое спасибо!, по поводу разрядов, я вижу в моделе после импелементации с учетом временных задержек, что разряды шины меняются не синхронно, при этом я стандартным образозом через регистры защелкиваю двунаправленную шину данных SRAM Также эта не синхронность появляется на промежуточном регистре(данные для защелкивания) который защелкивается по клокам Edited November 28 by addi II Quote Share this post Link to post Share on other sites More sharing options...
Freibier 6 November 28 Posted November 28 · Report post 16 часов назад, addi II сказал: для SRAM Какая SRAM? Quote Share this post Link to post Share on other sites More sharing options...
dxp 74 November 28 Posted November 28 · Report post 2 часа назад, addi II сказал: по поводу разрядов, я вижу в моделе после импелементации с учетом временных задержек, что разряды шины меняются не синхронно, при этом я стандартным образозом через регистры защелкиваю двунаправленную шину данных SRAM Также эта не синхронность появляется на промежуточном регистре(данные для защелкивания) который защелкивается по клокам Всё равно не понятно, какие сигналы у вас "рассинхронизируются" при записи в регистр по клоку. Покажите этот код и пометьте на картинке (диаграмме), какие места вам представляются неверными? После имплементации -- это что у вас, симуляция нетлиста? Quote Share this post Link to post Share on other sites More sharing options...
MegaVolt 29 November 28 Posted November 28 · Report post Какие частоты? Quote Share this post Link to post Share on other sites More sharing options...
