[5EN5E 0]

Всем привет! 

Имеется кастомная плата с АЦП ADS54J66, клоки для которой генерятся LMK04828. Частота дискретизации 500МГц, режим работы ацп mode 8, т.е. без всяких фильтров и децимаций. Канальная скорость 10Гбс. На АЦП и со стороны ПЛИС Zynq7000 настройки JESD одинаковы. При приеме на ПЛИС корка JESD выдает по два семпла за такт на каждый канал {adc1_chA_s1 , adc1_chA_s0}. Ко входу АЦП подключен генератор сигналов, который выдает синус. И тут вижу, что  значение  adc1_chA_s1 выше  значения adc1_chA_s0 примерно на 150 единиц. Почему наблюдается такая разница, если отчеты adc1_chA_s0 и adc1_chA_s1 это последовательные отсчеты?

 

[тау 31]

Подайте на канал А синус одной частоты , а на канал С другой частоты, чтоб визуально отличались. И посмотрите картинки. Может оно всё на самом деле не так, как в действительности, т.е "корка JESD выдает по два семпла за такт на каждый пару каналов {adc1_chA_s1 , adc1_chС_s1}

[5EN5E 0]

10 hours ago, тау said:

Подайте на канал А синус одной частоты , а на канал С другой частоты, чтоб визуально отличались. И посмотрите картинки. Может оно всё на самом деле не так, как в действительности, т.е "корка JESD выдает по два семпла за такт на каждый пару каналов {adc1_chA_s1 , adc1_chС_s1}

Проверял данную ситуацию отключением канала С. При этом с канала С данные пропадали, а на канале А картина не менялась. Разность между отсчетами сохранялась.

[тау 31]

Тогда попробуйте правильно заинициализировать "interleaving engine" ,  соседние семплы каждого канала берутся из двух интерливных АЦП ( а у них, к несчастью, разное смещение да еще и гейн)

Да , вот такой нечестный АЦП, у которого при 500МГц клока  в каждом канале тарахтит 2 АЦП  по 250 МГц, но есть интерливная коррекция.  Фигура 52 даташита как-бы намекает на источник ваших проблем.

[likeasm 0]

On 8/20/2024 at 9:57 PM, 5EN5E said:

Почему наблюдается такая разница, если отчеты adc1_chA_s0 и adc1_chA_s1 это последовательные отсчеты?

 

Вы построили два графика для одного канала АЦП "через отсчет", один синус adc1_chA_s0 для s0,s2,s6,s8...sn второй синус adc1_chA_s1  для s1,s3,s5,s7...s(n+1). Импортируйте данные lia в csv и в excel и выстройте отчеты нормально s0,s1,s2 ... и визуализируйте. А так по вашей картинке все у вас ОК. Запустите ramp cnt чтобы понять как идут отчеты ну и другие тестовые последовательности для пущей уверенности.

Изменено 21 августа пользователем likeasm

[5EN5E 0]

On 8/21/2024 at 11:02 PM, тау said:

Тогда попробуйте правильно заинициализировать "interleaving engine" ,  соседние семплы каждого канала берутся из двух интерливных АЦП ( а у них, к несчастью, разное смещение да еще и гейн)

Да , вот такой нечестный АЦП, у которого при 500МГц клока  в каждом канале тарахтит 2 АЦП  по 250 МГц, но есть интерливная коррекция.  Фигура 52 даташита как-бы намекает на источник ваших проблем.

Я оставил регистры interleavingа по умолчанию, т.к. судя по описанию регистры 60, 61, 6C и 6D нужно настраивать в случае, если частота входного сигнала выше 250МГц. Я с генератора подавал 10МГц. Поправьте меня, если я неправильно уловил трактовку даташит.

[5EN5E 0]

On 8/22/2024 at 12:53 AM, likeasm said:

Вы построили два графика для одного канала АЦП "через отсчет", один синус adc1_chA_s0 для s0,s2,s6,s8...sn второй синус adc1_chA_s1  для s1,s3,s5,s7...s(n+1). Импортируйте данные lia в csv и в excel и выстройте отчеты нормально s0,s1,s2 ... и визуализируйте. А так по вашей картинке все у вас ОК. Запустите ramp cnt чтобы понять как идут отчеты ну и другие тестовые последовательности для пущей уверенности.

 

Все верно, графики построены для четных и нечетных отсчетов. Однако видно, что в среднем амплитуда нечетных отсчетов на 150 единиц мешьше амплитуды четных отсчетов. И так по всему графику. Строить не буду, т.к. и так понятно, что будет ершистый график. С паттернами пробовал, никаких смещений относительно графиков нет, все четко.

[тау 31]

В 23.08.2024 в 09:03, 5EN5E сказал:

Поправьте меня, если я неправильно уловил трактовку даташит.

не понравилось мне описание в даташите этих опций. По умолчанию после сброса вроде механизм интерлива автоматом подключен. Но! попробуете поставить вместо нулей в эти биты единички (вначале  IL BYPASS  а потом и  DC CORR DIS).

Если логика у производителя "не нарушена" то должно быть ухудшение ситуации по разнице смещений в соседних отсчетах одного канала (будет не 150 уе, а больше) . Ну а вдруг всё будет с точностью до наоборот 🙂

Изменено 26 августа пользователем тау