Jump to content
    

dual clock axi fifo

Всем привет

Просьба посмотреть симуляцию и архитектуру и проверить ограничения xdc (больше интересует правильность xdc)

 

изображение.png

async_fifo.7z

Share this post


Link to post
Share on other sites

On 2/10/2024 at 12:14 AM, Maverick_ said:

Помогите написать правильно xdc

Уточните пожалуйста, это самодельный FIFO? Дело в том, что я быть может ошибочно, применяю штатные FIFO ради устранения необходимости писать свои правила XDC. Или у AXI FIFO из стандартного каталога какие то иные условия? Всё же, если речь про самодельный блок, это хотелось бы особо отметить.

Share this post


Link to post
Share on other sites

On 2/15/2024 at 1:09 AM, 1891ВМ12Я said:

Уточните пожалуйста, это самодельный FIFO? Дело в том, что я быть может ошибочно, применяю штатные FIFO ради устранения необходимости писать свои правила XDC. Или у AXI FIFO из стандартного каталога какие то иные условия? Всё же, если речь про самодельный блок, это хотелось бы особо отметить.

Да это самодельный FIFO

Я стандартный еще не смотрел, здесь же есть режим пакетный режим 

в генерике 

 G_PKT_WIDTH   : natural                         := 0; -- Width of the packet counters in FIFO in packet mode (0 to disable)

Т.е. пакет будет выдаваться непрерывно без пауз...

PS Да думаю стандартный  тоже подойдет, но хотел попробовать свое... 

очень хочу разобраться с xdc для двуклокового фифо - архитектура вроде правильная - прошу помощи...

Share this post


Link to post
Share on other sites

Посмотрел код, поверхностно. Вижу что стандартные блоки BRAM не применяются, просто как массивы регистров, хотя я вериложник и VHDL не сильно понимаю, type mem_array is array - вот это и есть массив памяти?

 

Есть ли возможность нарисовать на бумаге структуру этой разработки и сфотографировать в эту тему (обычно просто на бумаге рисовать удобно и легко фотографировать). Я бы делал 1 центральную часть, и две боковые - одна на стороне записи, вторая чтение. И так, мне видится, пусть было бы не круто как у оригинальных FIFO, с огромным latency, но имея центральную часть на частоте одной из двух частей, было бы сравнительно просто. Склоняюсь к частоте именно со стороне записи, потому что если чтение не получит данные это не беда, а если захлебнется сторона записи - хуже.

 

Я бы нарисовал реально на бумаге структуру, может кто то увидит как всё взаимосвязано и поможет.

Share this post


Link to post
Share on other sites

RTL просмотровщик схемы помогает

Симуляця работает...

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

×
×
  • Create New...