[BaN 0]

Я взял за основу проект DE10_NANO_SoC_GHRD для DE10-Nano и сделал запись данных через FPGA-to-HPS SDRAM интерфейс в SDRAM HPS, где на линуксе HPS выделил память специально для FPGA и проверяю то, что записывается.

Для записи я сделал свой компонент с Avalon-MM мастером и подключил его напрямую к мосту f2h_sdram0_data.

Когда я установливаю размер шины данных своего Avalon-MM мастера и FPGA-to-HPS SDRAM интерфейса в 32 бита и записываю по 32 бита данных, то всё записывается нормально.

Но когда я установливаю размер шины данных своего Avalon-MM мастера и FPGA-to-HPS SDRAM интерфейса в 64 бита и записываю по 64 бита данных, то записывается только младшие 32 бита данных. Когда я смотрю в Signal Tap состояние шины данных Avalon-MM мастера, то я вижу, что на шину выдаются все 64 бита данных правильно.

В чем может быть проблема?

[BaN 0]

Разобрался, забыл изменить byteenable.