[Spb FPGA 0]

Ниже описана текущая задача. Мы заинтересованы не только в решении текущей задачи, но и в последующем сотрудничестве по разработке новой платформы на базе покупной платы ZCU104/102, а также в последующем сотрудничестве по проектированию системы обработки сигналов (Verilog, Zynq).

Текущая задача Есть ранее выпускавшиеся плата BemicroCV A9 (CycloneV), соединенная совместимым разъемом с платой Cypress FX3. Есть проект ПЛИС и прошивка FX3 для пересылки данных через USB в обе стороны (запись и проигрывание семплов на внешних пинах). Есть готовое приложение под Windows.

Проблема Весь проект ПЛИС (CPU Nios для буферизации потока в DDR3 и интерфейс GPIF II с FX3) работает правильно на тактовой частоте 25 МГц. Начиная с 27МГц, возникает дублирование данных, начиная с 500МБ в разных местах. Хотя по оценке Квартуса этот проект может работать до 83Мгц.

Задача При наличии всех исходников разобраться и локализовать при отладке, в какой точке происходит дублирование данных при передаче. Сделали ли бы сами, но не хватает времени и сил. Только Петербург, гибкий график.

Если предложение и задачи вас заинтересовали, отправьте свое резюме на адрес [email protected] Бюджет не ограничен в пределах разумного, резюме с указанием пределов разумного будут рассмотрены с особым вниманием :)