RobFPGA 30 19 ноября, 2020 Опубликовано 19 ноября, 2020 · Жалоба Приветствую! 3 hours ago, AntonB said: Для как раз верификации лучше перейти на SystemVerilog, или функций Verilog будет достаточно ? IMHO Да, SV все же более предпочтительнее так как имеет много фич языка заточенных именно для верификации. А при должной степени организации кода позволяет значительно пере-использовать кодовую базу для верификации даже без использования модных методик UVM|OVM|.... 2 hours ago, Nick_K said: А мне вот интересно, какой симулятор позволил колупаться в недрах VHDL ? Я просто когда-то сталкивался с такой необходимостью но Моделсим не позволдил такого самовола) Это видно вы с какой-то древностью работали - вроде были такие темные времена когда требовалось отдельные лицензии для совместной V/VHDL симуляции. А сейчас Modelsim даже Intel Web edition позволяет такое (равно как и иерархический доступ к сигналам). Удачи! Rob. Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
