oclick26 0 26 ноября, 2016 Опубликовано 26 ноября, 2016 · Жалоба Доброго времени суток! Имеется небольшой проект на SV. Можно ли перевести его на верилог и если да, то что для этого понадобиться. Буду благодарен за любую инфу upf.zip Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Sergiysss 0 28 ноября, 2016 Опубликовано 28 ноября, 2016 · Жалоба Доброго времени суток! Имеется небольшой проект на SV. Можно ли перевести его на верилог и если да, то что для этого понадобиться. Буду благодарен за любую инфу Язык обратно совместим. Для того чтобы перевести конструкции из SV в V нужно заменить не поддерживающиеся структуры SV для V. Для этого нужно знать язык V и понимать язык SV. А собственно говоря зачем вам переносить из SV в V? В прошлый раз когда я сталкивался с таким вопросом, была информация о устаревшей системе. Устроившим решением было синтез из SV нетлиста который данная система поддерживала. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
ZwergNase 0 28 ноября, 2016 Опубликовано 28 ноября, 2016 (изменено) · Жалоба Доброго времени суток! Имеется небольшой проект на SV. Можно ли перевести его на верилог и если да, то что для этого понадобиться. Буду благодарен за любую инфу Ваш архив не открывается. Нет, открылся вроде... Изменено 28 ноября, 2016 пользователем Zwerg_nase Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
FAE 0 28 ноября, 2016 Опубликовано 28 ноября, 2016 · Жалоба Доброго времени суток! Имеется небольшой проект на SV. Можно ли перевести его на верилог и если да, то что для этого понадобиться. Буду благодарен за любую инфу А в чем смысл такой работы? Я понимаю - с Verilog на SV переводить еще имело бы смысл, а наоборот-то зачем? Доброго времени суток! Имеется небольшой проект на SV. Можно ли перевести его на верилог и если да, то что для этого понадобиться. Буду благодарен за любую инфу Но если захотите заморочиться с переводом, это будет несложно: замените тип bit на reg или wire (если присваивается в assign), always_ff на always @ typedef enum int unsigned { S0, ... S9 } pmu_fsm_states_e; на reg [3:0] pmu_fsm_states_e и S0 .. S9 на параметры Кроме того, я заметил конструкцию always_latch, от которой бы постарался избавиться, т.к. делать защелки в цифровом дизайне - плохая практика. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
ZwergNase 0 28 ноября, 2016 Опубликовано 28 ноября, 2016 · Жалоба Но если захотите заморочиться с переводом, это будет несложно: замените тип bit на reg или wire (если присваивается в assign), always_ff на always @ Тип bit я там не заметил ни в одном из двух файлов. А вот тип logic есть. Его надо будет заменить на reg или wire, да. Если надо переводить в Verilog ещё и тестбенч (tb.sv), то там могут быть проблемы. Во-первых, не определён package UFM, на который указывает import. А во-вторых, в тестбенче используется assert, который не имеет полного аналога в Verilog, т.е. что-то надо будет выдумывать взамен. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться