topor_topor 0 September 10, 2014 Posted September 10, 2014 · Report post Не буду обсуждать адекватность реальности поставленной задачи.... Может это первоклашка решил в технике разобраться или..... мало-ли что у них там творится - в секретном бункере ядерных исследований... мож там людей по 20 лет наверх не выпускают...и куски урана везде валяются :) ----------- Чисто спорта ради могу предложить такой вариант "генерации PCB с VHDL" 1) Описываем проект на VHDL, и верифицируем его в UVM. 2) Создаём .LIB \ .LEF файлы для К155 серии (с их внутренними задержками и т.п) Также создаём TECH.LEF (технологические ограничения) для PCB и .QRC (описание паразитных RC в PCB) 3) делаем ASIC SP&R в Cadence (ну или Synopsys) тулза обеспечит выполнение STA правил и сгенерит PCB топологию. Вуаля! ------------ PS. Совет посмотреть VHDL в RTL вьювере а потом перерисовать схему с экрана в P-CAD и сделать PCB плохой... Если есть тригера, то кто вам выполнит и проконтролирует STA требования на PCB , кто-клок три построит и как? При невыполнении правил STA , понижение частоты не поможет никак.... Quote Share this post Link to post Share on other sites More sharing options...
