Приветствую уважаемых участников форума!
Внезапно выяснилось, что синтезатор ADS из комплекта PDS_2021.1 не поддерживает синтез VHDL от слова совсем. Проблема в том, что есть ряд старых отлаженных модулей, которые хотелось бы использовать без переписывания на Verilog/SystemVerilog и повторной отладки всего этого хозяйства. Как вы выходите из этого положения? Может быть есть хорошие (проверенные) конвертеры для маршрута VHDL=>Verilog?
Пока нашёл маршрут конвертации с помощью ghdl и yosys, но ещё не пробовал.
@Gas Wilson, обещают ли разработчики поддержку VHDL в будущих версиях ADS? Или может быть уже есть бета с такой поддержкой?
PS: Проект собирается для Logos2 и поэтому, на сколько я понимаю, вариант откатиться на PDS с Synplify не подходит. Проверить пока не могу, т.к. работа идёт под Linux.