avarte
Свой-
Постов
78 -
Зарегистрирован
-
Посещение
Репутация
0 ОбычныйИнформация о avarte
-
Звание
Частый гость
- День рождения 25.08.1983
Контакты
-
Сайт
Array
-
ICQ
Array
Информация
-
Город
Array
-
непонятные ошибки
avarte ответил avarte тема в Среды разработки - обсуждаем САПРы
Вы всегда на буферах прописываете? кстати попробовал на самих входа/выходах прописывать, работает и предупреждений меньше вылазит, только что отобразить нельзя чтобы на схеме видно было. -
непонятные ошибки
avarte ответил avarte тема в Среды разработки - обсуждаем САПРы
спасибо, про 2клик не знал вопрос по подобной проблеме задан на “форум.хилинх.сом” однако и там ответа не было однако же, это баг? -
непонятные ошибки
avarte ответил avarte тема в Среды разработки - обсуждаем САПРы
т.е. вы предполагаете что PACE косячит? может попробуете загрузить файлы с первого поста и попробовать, потому что у меня не работает самое интересное что если на VHDL написать элемент D-тригера то все хорошо, но необходимо использовать именно стандартные элементы и рисовать в схемном редакторе. в ISE 13.3 тоже самое, скорее всего я где то, чего-то не учел и не выбрал вот только понять не могу где -
непонятные ошибки
avarte ответил avarte тема в Среды разработки - обсуждаем САПРы
программа не принимает такой вариант -
непонятные ошибки
avarte ответил avarte тема в Среды разработки - обсуждаем САПРы
iosifk спасибо за замечание, однако это не решает вставшую проблему буферы тоже её не решают вопрос остается открытым -
непонятные ошибки
avarte ответил avarte тема в Среды разработки - обсуждаем САПРы
замечания на отсутствие буферов выдается, но я пока не заморачиваюсь, т.к. проект не окончательный а она и без буферов работает, вот только если буферы могут мою ошибку исправить, ща попробую -
непонятные ошибки
avarte ответил avarte тема в Среды разработки - обсуждаем САПРы
не ответили мне и правильно сделали, я бы тоже не отвечал на белиберду, просто писал вечером уже весь в мыле. более подробное описание проблемы в программе ICE 14.4 для плис XC9574xl vq44 10c создается вот такой проект после чего запускается Xilinx PACE и я вижу все свои входы и выходы проекта, нормально их расставляю потом дорисовываю D-триггер в соответствующем виде и после запуска Xilinx PACE, вижу что те выходы, которые были проставленные на предыдущим шаге, стали ОШИБКАМИ, и программа предлагает расставить выходы только D-тригера, а не проекта целиком прошу указать на мои ошибки, и натолкнуть на мысль что я делаю неправильно сам проект загружен в первом посте. -
непонятные ошибки
avarte опубликовал тема в Среды разработки - обсуждаем САПРы
xc9572xl vq44 10c проектирую в ISE 14.4 суть проблемы в том что в проекте есть 3 входа и 3 выхода при попытке запустить “подключение к ножкам” имеем не выходы проекта и выходы элемента D-тригер, если удалить Dтригер то все нормально и I/O проекта нормально подключаются к ножкам и прошивается. возможно что что-то просто упускаю, т.к. давно не занимался плисами и вот реши вспомнить, прошу помощи. rt1.rar -
после предварительной регистрации приходит письмо с сообщением что дата проведения вебинара 18 февраля 2013 г. в 17:00 (мск)
-
Как использовать ноги глобальных сигналов как вход/выход и как использовать как глобальные ? так понимаю, чтобы использовать как просто вход/выход нужно в проекте подцепить на них STD_LOGIC-овские линии, а как использовать их как глобальные????
-
Цветовая маркировка р/элементов
avarte опубликовал тема в В помощь начинающему
Вот ТУТ можно ознакомится с большим числом графического материала по заявленой в названии темы теме. -
Вот я лохонулся Как тему закрыть?
-
регистрация Xilinx ISE 9.2i ?
avarte опубликовал тема в Среды разработки - обсуждаем САПРы
скачал серийник с ФТП, а прога не хочет его принимать, или может я его не туда вписывал? -
спасибо за идею вот что у меня получилось
-
почему не работает j:= i rem 12; ?
avarte опубликовал тема в Языки проектирования на ПЛИС (FPGA)
должен быть генератор выдающий последовательность 204 байта В8,2,3,4,5,6,7,8,9,10,11,12,1,2,3,4,5,6,7,8,910,11,12,1,2,3,4,5,6,7,8,9,10,11,12 ,1,2,3 ...и.т.д. до конца посылки в 204 байта но вот незадача ISE выдает ошибку на строке "j:= i rem 12;" с пояснением "ERROR:Xst:769 - "D:/xilinx_diplom/svert_peremej_3/generator.vhd" line 26: Operator <REMAINDER> must have constant operands or first operand must be power of 2" вот собственно код library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity generator is Port ( clk : in STD_LOGIC; potok : out STD_LOGIC_vector (7 downto 0); sinxro : out STD_LOGIC ); end generator; architecture Behavioral of generator is begin generator: process(clk) variable i: integer range 1 to 204; -- 408 variable j: integer range 1 to 12; begin if(clk'event and clk='1') then -- выставление сигнала на фронте импульса case i is -- формирование выходного сигнала when 1 => potok <=x"b8"; --B8 when others => j:= i rem 12; potok <= conv_std_logic_vector(j,8); end case; case i is -- формирование синхро импульса when 1 => sinxro <='1'; when others => sinxro <='0'; end case; i:=i + 1; end if; end process generator; end Behavioral; подскажите в чем я ошибаюсь