Chenakin 12 1 января, 2017 Опубликовано 1 января, 2017 · Жалоба Да уж:( это подстава. Это подстава известная. Была б задача (правильно поставлена), решение всегда найдется. Насколько я понял, у линеаровского семейства LTC6954 есть система выравнивания фаз выходов делителей как одной микросхемы, так и нескольких штук за счёт блоков программируемых задержек (от 0 до 63 тактов клока). По-моему, это слишком грубый инструмент. К тому же шумит больше и интерфейс – SPI. и подать сигнал на соответствующие копыта синхронизации Вот “копыта” – это самое интересное. Фазу, если что, аналоговым фазовращателем крутить можно – плавно и без шумов. Да что там далеко ходить, DDS позволяет фазовый офсет программировать. А конечный потребитель? Допустим он хочет получить частоту, растущую по линейному закону с шагом в 100 нс, а фаза на каждом шаге будет меняться случайным образом, что он увидит? С ЛЧМ должно быть проще, т.к. частота (фаза) растет относительно медленно (без рывков). А что если в этот режим ввести некую инерционность, которая не даёт резко рвать фазу. Например: 1. На выходе блока(ов) апконверсии-очистки-фильтрации-коммутации поставить повторитель-ФАПЧ (N=1) с петлёй в несколько МГц (за что боролись :)). Смысл в том, что ГУН/фильтр будет затягивать фазу с нужной динамикой. 2. На выходе …(см. выше)… поставить DDS в качестве делителя на 2. Смысл, собственно, не в самом DDS, а в ФНЧ, который будет сглаживать отсчеты, убирая фазовые рывки. 3. Что ещё? Почему я вспомнил об этом - первоначально в проекте с DDS был разрыв фазы при перескоке частоты и на обычном СА это выглядело как хаотически появляющиеся спуры в процессе перестройки. А в итоге? Удалось решить проблему? Ещё вариант. Использовать ещё один (много) ДДС в качестве целочисленного делителя. Не могу точно сказать про интегральный DDS, надо спрашивать у разработчиков, как они реализовали алгоритм при загрузке новой частоты. Противоречие. Если дополнительный DDS (используемый в качестве делителя) рвет фазу, то и ведущий (который задает шаг) будет делать тоже самое. Тогда уж совсем приплыли. Пока сложно сказать при какой скорости переключения можно пренебречь разрывом фазы, а на при какой - нет. Это принципиальный момент. Ведь без особо сильного напряжения можно довести скорость переключения почти до пикосекундных порядков, но с разрывом фазы. Думаю, надо сформулировать требования для нескольких ключевых приложений (быстрый гетеродин в СА, широкополосные системы, ЛЧМ и т.д.), а именно: 1. Время переключения с одной частоты на другую с заданной точностью 2. Время нахождения на какой-то частоте (оно может не равняться времени переключения) 3. Требования к фазе И ещё. Если в каком-то приложении надо вернуться назад на предыдущую частоту. Какие требования будут к фазе? Определение когерентности? Rloc, тут Вы бы могли многое прояснить. А когда задача сформулирована, то дальше уже дело техники. Интересно было б построить универсальный интструмент (модуль), который бы закрывал много разных применений, ведь основа внутри очень мощная закладывается. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Dimidrol 0 2 января, 2017 Опубликовано 2 января, 2017 · Жалоба И ещё. Если в каком-то приложении надо вернуться назад на предыдущую частоту. Какие требования будут к фазе? Определение когерентности? Существует техника построения DDS с непрерывным временем. https://yadi.sk/i/-TmZvRXD36Vj8K Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
rloc 43 2 января, 2017 Опубликовано 2 января, 2017 · Жалоба С ЛЧМ должно быть проще, т.к. частота (фаза) растет относительно медленно (без рывков). А что если в этот режим ввести некую инерционность, которая не даёт резко рвать фазу. Например: 1. На выходе блока(ов) апконверсии-очистки-фильтрации-коммутации поставить повторитель-ФАПЧ (N=1) с петлёй в несколько МГц (за что боролись :)). Смысл в том, что ГУН/фильтр будет затягивать фазу с нужной динамикой. 2. На выходе …(см. выше)… поставить DDS в качестве делителя на 2. Смысл, собственно, не в самом DDS, а в ФНЧ, который будет сглаживать отсчеты, убирая фазовые рывки. 3. Что ещё? Прежде чем бороться с разрывом фазы, нужно понимать, важно абсолютное значение фазы на каждом шаге. Если нет возможности избежать переходных процессов при переключении частоты, то нужно гасить последствия модуляцией амплитуды (отключением). Лучше конечно модуляцией, по определенному закону, чтобы не усугублять ситуацию. Без входа синхронизации у делителя, остается только измерять фазу на выходе, и по результату вносить добавку на фазовращателе. Мне этот вариант не нравится, поскольку возвращаемся к системе с обратной связью, да и точность установки фазы гробится, она существенно хуже цифровой, которую дает сам DDS. А в итоге? Удалось решить проблему? Да, все решается. Путем некоторого усложнения схемы, поскольку без синхронизации не исключается вероятность расхождения фаз в полифазной системе. Противоречие. Если дополнительный DDS (используемый в качестве делителя) рвет фазу, то и ведущий (который задает шаг) будет делать тоже самое. Тогда уж совсем приплыли. Без FPGA не обойтись. Какие требования будут к фазе? Определение когерентности? Rloc, тут Вы бы могли многое прояснить. А когда задача сформулирована, то дальше уже дело техники. Интересно было б построить универсальный интструмент (модуль), который бы закрывал много разных применений, ведь основа внутри очень мощная закладывается. Пока понятие когерентности ввел по аналогии с радиолокацией, где ФАПЧ невозможно использовать при переключении частоты, рассыпается обработка, основанная на фазовых соотношениях. Не могу пока формализовать в количественном виде. Интуитивно, разница состоит в законе установления конечной частоты (фазы). Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
rloc 43 3 января, 2017 Опубликовано 3 января, 2017 · Жалоба А схемку внешнего триггера не набросаете (хоть от руки) – если не затруднит? Раз уж обещал, привожу классический вариант работы с внешним триггером на примере работы с внешним ЦАП, не имеющим внутреннего FIFO и синхронизации: При соблюдении условия равенства трасс A=B и C=D, тактовый сигнал будет приходить на внешнее устройство (триггер, ЦАП) в одной фазе с данными с FPGA. К сожалению в этой схеме необходим ФАПЧ, на картинке он представлен в виде прямоугольника MMCM. Примечание: ":1" и ":4" - это одинаковые микросхемы делителей, но с разными коэффициентами. Делитель на 4 продиктован ограничением на максимальную частоту глобального буфера в FPGA. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
rloc 43 4 января, 2017 Опубликовано 4 января, 2017 · Жалоба Делаем многоканальный УКВ-приемник Лучше попросить модератора перенести в отдельную тему, и с терминологией разобраться. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
VCO 0 9 января, 2017 Опубликовано 9 января, 2017 · Жалоба Пршу прощения у администрации форума, Виталия Козлова и Александра Ченакина за неуместный эмоциональный нервный срыв. Дальнейшее своё пребывание в этой теме, в Электрониксе и электронике считаю невозможным и бесперспективным. Прощайте. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Chenakin 12 11 января, 2017 Опубликовано 11 января, 2017 · Жалоба Пршу прощения у администрации форума, Виталия Козлова и Александра Ченакина за неуместный эмоциональный нервный срыв. Дальнейшее своё пребывание в этой теме, в Электрониксе и электронике считаю невозможным и бесперспективным. Прощайте. Со всеми бывает. Надеюсь, всё образуется. Не прощаемся и ждём Вас в этой теме; без Ваших комментариев общение не так зажигательно. Только Виталия сильно не забижайте (шутка :)). У него, конечно, PDS уж больно мудреный, но в такие годы это двигать не так просто. Уважаю, что не сдается. Ну а пока, давайте ДДС вместе добьем, хотя бы в концепте. Существует техника построения DDS с непрерывным временем. Красивая картинка. Самое оно. Без входа синхронизации у делителя, остается только измерять фазу на выходе, и по результату вносить добавку на фазовращателе. Мне этот вариант не нравится, поскольку возвращаемся к системе с обратной связью, да и точность установки фазы гробится, она существенно хуже цифровой, которую дает сам DDS. Согласен. Мне тоже это никак не нравится. И еще как вариант FPGA + внешний триггер. Kintex7 работает на скоростях 1866+ Mbps в двунаправленном режиме, только на выход - немного больше. Шумы будут определяться внешним триггером, плюсом к этому - быстрота переключения и синхронизация, что во многих случаях является ключевым моментом (не все делители имеют вход сброса, а еще лучше - вход внешней синхронизации). ПЛИС хорошо использовать в качестве интерфейса-передачи данных (т.е. изолированная цифровая часть). Не хотелось бы использовать в качестве RF-компонента (делителя). Делитель нужен для подавления спур до очень низких величин. А как скажется влияние ПЛИС в этом случае (Вы сами не раз говорили о проблеме ЭМС)? Вопрос к Александру и Сергею: каким образом контролировать фазу делителя в схеме апконверсии с делением? Ведь после смены коэффициента деления фаза на выходе получается случайной. Да уж:( это подстава. Насколько я понял, у линеаровского семейства LTC6954 есть система выравнивания фаз выходов делителей как одной микросхемы Вернёмся к AD9515. Там есть функция SYNCB для синхронизации выхода (см. стр. 18-19). Можно ли этим как-то воспользоваться? AD9515.pdf Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
rloc 43 12 января, 2017 Опубликовано 12 января, 2017 · Жалоба ПЛИС хорошо использовать в качестве интерфейса-передачи данных (т.е. изолированная цифровая часть). Не хотелось бы использовать в качестве RF-компонента (делителя). Делитель нужен для подавления спур до очень низких величин. А как скажется влияние ПЛИС в этом случае (Вы сами не раз говорили о проблеме ЭМС)? С внешним триггером ПЛИС как раз и выполняет роль интерфейса передачи данных, которые пересинхронизируются чистым тактовым сигналом триггера. Для более низких частот (до 500 МГц) такой вариант опробован. Остается избавиться от ФАПЧ, который компенсирует задержки распространения буферов ввода/вывода ПЛИС. Есть еще один вариант обхода проблемы случайной фазы делителя - использовать несколько переключаемых делителей. Но здесь стоит вопрос в развязке. Вернёмся к AD9515. Там есть функция SYNCB для синхронизации выхода (см. стр. 18-19). Можно ли этим как-то воспользоваться? Вроде можно. Достаточно древний делитель со специфическим управлением: Device configured with 4-level logic pins И частоту желательно побольше. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Vitaly_K 0 12 января, 2017 Опубликовано 12 января, 2017 · Жалоба Со всеми бывает. Надеюсь, всё образуется. Не прощаемся и ждём Вас в этой теме; без Ваших комментариев общение не так зажигательно. Только Виталия сильно не забижайте (шутка :)). У него, конечно, PDS уж больно мудреный, но в такие годы это двигать не так просто. Уважаю, что не сдается. Ну а пока, давайте ДДС вместе добьем, хотя бы в концепте. Ну да, Виталий мол-де старый, тронулся умом и упёрса в свой PDS. Да, конечно, невозможно мне одному двигать идею дальше. Но жалеть меня не надо. Я вижу перспективу и потому упёрся. Работоспособность идеи показана на макете, а потенциальные возможности промоделированы (см. сообщение 2223). Результаты макетирования посредственные из-за использования примитивного ЦАП. Кто-то здесь на Форуме, кажется, rloc, предложил использовать 2 стандартных ЦАП. Давно это было, тогда понял как это сделать, а теперь стёрлось в памяти. Найти это среди тьмы сообщений практически невозможно. Добрый человек, прошу, повторите. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Sergey Beltchicov 0 12 января, 2017 Опубликовано 12 января, 2017 · Жалоба Вернёмся к AD9515. Там есть функция SYNCB для синхронизации выхода (см. стр. 18-19). Можно ли этим как-то воспользоваться? Судя по описанию, если при каждой смене кэффициента деления подавать ноль на эту ногу, то через четыре такта клока сигналы на выходах делителей будут снова в фазе. Просто появятся дополнительные накладные временные расходы, которые придется заложить во время перестройки. Попутно вопрос: а будет ли рваться фаза при одном фиксированном коэффициенте деления (когда свипируется только частота на входе делителя)? И рвется ли фаза при работе СВЧ переключателей? И еще вопрос: как правильно реализовать широкополосную I/Q модуляцию в подобном прямосинтезном генераторе? Будут ли ограничения (и какие?) со стороны блоков апконверсии/фильтрации/делительной очистки? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Chenakin 12 12 января, 2017 Опубликовано 12 января, 2017 (изменено) · Жалоба Я вижу перспективу и потому упёрся. Поэтому и отношусь с симпатией и к Вашей идее, и к Вашей упёртости. Работоспособность идеи показана на макете, а потенциальные возможности промоделированы (см. сообщение 2223). Остаётся ряд нераскрытых моментов: - сложность восприятия метода (я думаю Вы сами смогли здесь в этом убедиться) - более детальное моделирование, например, сходимость метода, т.е. необходимо доказать отсутствие ложных захватов; учет нелинейности ЦАП (тоже, что и в DDS – разного рода нелинейности типа глитчей, переходные процессы, динамические нелинейности и т.д.) - макетирование, которое бы подтвердило не только качественно (захват частоты), но и количественно (спуры, шумы) ценность Вашего метода Кто-то здесь на Форуме, кажется, rloc, предложил использовать 2 стандартных ЦАП. Давно это было, тогда понял как это сделать, а теперь стёрлось в памяти. Найти это среди тьмы сообщений практически невозможно. Добрый человек, прошу, повторите. Вы не раз говорили, что нельзя отмакетировать PDS, т.к. нет ЦАП с двумя раздельными тактовыми входами. Возможное решение – суммирование двух раздельных ЦАП (каждый со своим тактовым входом). Да, конечно, невозможно мне одному двигать идею дальше. Одно из решений – дипломный проект или (лучше) канд. работа под Вашим руководством. Такая работа предполагает решение ряда задач, а именно: - мат. моделирование - сравнительный анализ (количественный) с конкурирующими методами (fractional-N, offset) - эксперимент (макетирование) с анализом полученных результатов - возможное внедрение метода Т.е. всё то, чего сейчас не хватает. Нужен толковый студент (аспирант), для которого эта работа могла бы стать хорошим трамплином. К сожалению, я сейчас с университетской средой не сильно связан. Но если нужно, мог бы поучаствовать в качестве оппонента, со-руководителя и т.д. – всё, что может оказаться полезным. Есть еще один вариант обхода проблемы случайной фазы делителя - использовать несколько переключаемых делителей. Но здесь стоит вопрос в развязке. Просьба пояснить. Допустим, вопрос развязки решили. Если у нас есть два (несколько) переключаемых делителей, то они будут расфазированы по той же самой причине. Т.е. надо осуществлять их начальную фазировку? Тогда в чем преимущество? Вроде можно. Достаточно древний делитель со специфическим управлением: По-видимому, чтобы сократить кол-во выводов в микросхеме. В результате нужно заводить по две линии на ногу с кучей резисторов. Неудобно, но что делать. И частоту желательно побольше. Мне как раз подходит. Шумы бы поменьше, но тут уж дареному коню… Судя по описанию, если при каждой смене кэффициента деления подавать ноль на эту ногу, то через четыре такта клока сигналы на выходах делителей будут снова в фазе. Просто появятся дополнительные накладные временные расходы, которые придется заложить во время перестройки. По описанию минимальная длина сигнала SYNCB равна 5 нс. Четыре такта на 1 ГГц (к примеру) – это 4 нс. Т.е. накладные расходы порядка 10 нс? Вполне терпимо. Вроде ”подставу” обходим? Теперь по реализации. Правильно ли я понимаю, что делитель A мы используем как time reference (т.е. его к-т деления не меняется, фактически канал нигде не используется), а делитель B (рабочий в блоке очистки) после каждого перепрограммирования будем перефазировать, посылая короткий импульс на SYNCB. Вроде всё правильно? Попутно вопрос: а будет ли рваться фаза при одном фиксированном коэффициенте деления (когда свипируется только частота на входе делителя)? Я так понимаю, что нет. И рвется ли фаза при работе СВЧ переключателей? Сам переключатель фазу рвать не должен (за вычетом нескольких нс на переключение). Тут вопрос – что будет переключаться (какие сигналы/фазы). И еще вопрос: как правильно реализовать широкополосную I/Q модуляцию в подобном прямосинтезном генераторе? Будут ли ограничения (и какие?) со стороны блоков апконверсии/фильтрации/делительной очистки? O! Это классная тема - отдельная и не менее ёмкая, чем сам прямой синтез. Конверсия (up/down) IQ-модуляцию не меняет (сохраняет). Деление не сохраняет (т.к. искажает амплитудную составляющую). Т.е. IQ должна быть сформирована уже после всех делений. Изменено 12 января, 2017 пользователем Chenakin Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
rloc 43 13 января, 2017 Опубликовано 13 января, 2017 · Жалоба Результаты макетирования посредственные из-за использования примитивного ЦАП. Кто-то здесь на Форуме, кажется, rloc, предложил использовать 2 стандартных ЦАП. khach предлагал, но действительно найти сложно. Попутно вопрос: а будет ли рваться фаза при одном фиксированном коэффициенте деления (когда свипируется только частота на входе делителя)? И рвется ли фаза при работе СВЧ переключателей? При фиксированном - не будет, можно еще поиграться с верхней/нижней частотой. Переключатели влияют только на переходные процессы. И еще вопрос: как правильно реализовать широкополосную I/Q модуляцию в подобном прямосинтезном генераторе? Будут ли ограничения (и какие?) со стороны блоков апконверсии/фильтрации/делительной очистки? Если делать модуляцию со стороны DDS, делители убьют амплитудную модуляцию. Вариант с регенеративными делителями думаю не будем рассматривать, из-за сложности реализации. Остается фазо-частотная модуляция. В этом смысле мне нравится "топорная" структура UXG - при использовании активных удвоителей (на ячейке Гильберта) сохраняется полный диапазон для модуляции по амплитуде - это дает возможность реализации не только полноценной I/Q модуляции, но и быстрой перестройки/согласованию по амплитуде при переключении между диапазонами, что может быть равносильно решению проблемы с разрывом фазы. Просьба пояснить. Допустим, вопрос развязки решили. Если у нас есть два (несколько) переключаемых делителей, то они будут расфазированы по той же самой причине. Т.е. надо осуществлять их начальную фазировку? Тогда в чем преимущество? Вместо начальной фазировки можно измерить и потом учесть при формировании. В любом случае, процесс калибровки/настройки однократный и не влияет на быстродействие. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Vitaly_K 0 14 января, 2017 Опубликовано 14 января, 2017 (изменено) · Жалоба Поэтому и отношусь с симпатией и к Вашей идее, и к Вашей упёртости. Спасибо. Остаётся ряд нераскрытых моментов: - сложность восприятия метода (я думаю Вы сами смогли здесь в этом убедиться) - более детальное моделирование, например, сходимость метода, т.е. необходимо доказать отсутствие ложных захватов; учет нелинейности ЦАП (тоже, что и в DDS – разного рода нелинейности типа глитчей, переходные процессы, динамические нелинейности и т.д.) - макетирование, которое бы подтвердило не только качественно (захват частоты), но и количественно (спуры, шумы) ценность Вашего метода Согласен Вы не раз говорили, что нельзя отмакетировать PDS, т.к. нет ЦАП с двумя раздельными тактовыми входами. Возможное решение – суммирование двух раздельных ЦАП (каждый со своим тактовым входом). Так это ж я поворял то, что мне посоветовал некто, которого теперь не могу найти на Форуме. Одно из решений – дипломный проект или (лучше) канд. работа под Вашим руководством. Такая работа предполагает решение ряда задач, а именно: - мат. моделирование - сравнительный анализ (количественный) с конкурирующими методами (fractional-N, offset) - эксперимент (макетирование) с анализом полученных результатов - возможное внедрение метода Т.е. всё то, чего сейчас не хватает. Нужен толковый студент (аспирант), для которого эта работа могла бы стать хорошим трамплином. К сожалению, я сейчас с университетской средой не сильно связан. Но если нужно, мог бы поучаствовать в качестве оппонента, со-руководителя и т.д. – всё, что может оказаться полезным. Обязательно сразу же студент (аспирант)? А если просто сначала толковый специалист, который освоит идею, изложит задачу её исследования, а уж потом с этим обратится в университет за местом в аспирантуре. Не знаю как там делаются диссертации и их защищают, а вот такой, возможно, глупый вопрос: а с готовой диссертацией нельзя прийти в Совет университета и попросить рассмотреть возможность защиты её у них? khach предлагал, но действительно найти сложно. Спасибо. Иногда он тут появляется. Подожду, вопрос не срочный. Изменено 14 января, 2017 пользователем Vitaly_K Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
тау 23 14 января, 2017 Опубликовано 14 января, 2017 · Жалоба Спасибо. Иногда он тут появляется. Подожду, вопрос не срочный. не это искали ? https://electronix.ru/forum/index.php?showt...p;#entry1452278 https://electronix.ru/forum/index.php?showt...p;#entry1251736 https://electronix.ru/forum/index.php?showt...p;#entry1224956 Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Vitaly_K 0 14 января, 2017 Опубликовано 14 января, 2017 (изменено) · Жалоба не это искали ? https://electronix.ru/forum/index.php?showt...p;#entry1452278 https://electronix.ru/forum/index.php?showt...p;#entry1251736 https://electronix.ru/forum/index.php?showt...p;#entry1224956 Спасибо. По второй ссылки - это то, что я искал. Изменено 14 января, 2017 пользователем Vitaly_K Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
