[_sda 0]

Эти ограничения из даташита (просто максимальное окно на работу при них получается всего 10-5-3=2нс)? clk_dac - это выход pll (из приведенных ограничений не видно)? Для подробного анализа можете привести схему чипланнера, на которой показаны расположения io-буферов и pll (может они по всему периметру раскиданы, так непонятно)?

Да, из даташита. Окно действительно очень маленькое.

clk_dac - это выход pll

С чиппланером я не очень дружу. io-буфер видно, а как ещё и PLL показать?

[bogaev_roman 0]

С чиппланером я не очень дружу. io-буфер видно, а как ещё и PLL показать?

Я сигналы сначала в timequest нахожу, потом правой кнопкой locate->chip planner, в окне chipplanner в show physical routing выделяю появившийся объект, слева (типа окна инструментов) можно подключить к этому объекту fan in/fan out, общее масштабирование - ctrl+колесо мыши. Таким образом можно посмотреть необходимые объекты на всей площади fpga.

[_sda 0]

Я сигналы сначала в timequest нахожу, потом правой кнопкой locate->chip planner, в окне chipplanner в show physical routing выделяю появившийся объект, слева (типа окна инструментов) можно подключить к этому объекту fan in/fan out, общее масштабирование - ctrl+колесо мыши. Таким образом можно посмотреть необходимые объекты на всей площади fpga.

Спасибо! Длинная линия внизу это путь клока от PLL до io_obuf. Это для dac_im[0].

[bogaev_roman 0]

Это для dac_im[0].

Можно сразу все dac_im* вытащить со всеми fan-in. Чтобы понять откуда разбег в 3нс получается приведите еще и путь для другого выхода (скорее всего пины находятся между банками памяти или dsp-блоками).

[_sda 0]

Можно сразу все dac_im* вытащить со всеми fan-in. Чтобы понять откуда разбег в 3нс получается приведите еще и путь для другого выхода (скорее всего пины находятся между банками памяти или dsp-блоками).

А как эту * поставить?

 

Здесь можно выбрать только один бит из списка.

Не выходит у меня вывести всю шину. На снимке справа внизу подсвеченные синим - это мои io_obuf. Внизу по центру - PLL. Показан клок для dac_im[10]. Вроде не через весь кристалл связи идут.

 

Разбежка в задержках клока в пределах шины = 1,641 - 1,582 = 0,059нс. Думаю что дело не в клоке, а разбежка задержек данных в пределах шины как раз и даёт те клятые 3,0 нс...

 

Но ведь в лапах стоят триггеры, они ведь должны устранить этот разбег данных

[_sda 0]

Коллеги, а есть то она вообще, правда на земле? Может мне кто нибудь объяснить как с указанными Th и Tsu входного интерфейса ЦАП можно работать с тактовой 160МГц?

Thsu = Tsu - Th = 5 - (-3.2) = 8.2ns

T = 1 / F = 1 / 160 = 6.25ns

Thsu > T

[otv116 0]

Вероятно, отгадка такая:

 

Большое спасибо, andrew_b, за эту находку. Который день мучаюсь с подобной проблемой. С одного пина быстро долетает, с другого тупит. Уже голову сломал.

Ну и г.. этот CycloneV, столько гадостей в нем, что его достоинства не всегда их могут перебороть.