Перейти к содержанию
    

Борьба с warning-ами... Help!

Есть SPI-подобный фрагмент кода, который работает в симуляторе. (но! данные стробируются как по фронту так и по срезу импульсов clk_MK_SPI):

 

https://gyazo.com/cdef63204204e211e0aed696a9790816

 

После фазы синтеза получаем предупреждения:

 

https://gyazo.com/55f05ff3d72e15895fd43a1213d01cdc

 

почему не хватает параметров в always блоки, и как может не быть использован сигнал clk_MK_SPI? Остальные предупреждения - по возможности...

 

Спасибо!

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Есть SPI-подобный фрагмент кода, который работает в симуляторе. (но! данные стробируются как по фронту так и по срезу импульсов clk_MK_SPI):

 

https://gyazo.com/cdef63204204e211e0aed696a9790816

 

После фазы синтеза получаем предупреждения:

 

https://gyazo.com/55f05ff3d72e15895fd43a1213d01cdc

 

почему не хватает параметров в always блоки, и как может не быть использован сигнал clk_MK_SPI? Остальные предупреждения - по возможности...

На самом деле все проблемы не в "always блоки", а в том, что "как по фронту так и по срезу"...

В любом случае сигналы MK_SPI будут медленней внутренней тактовой в ПЛИС. А потому надо все сигналы внешние привести к одной внутренней тактовой. А если нужно, так и spi_clk подфильторовать от помех. И далее сделать автоматы для приема-передачи...

 

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Вы меня извините, но то, что написано - это совсем не то, что имелось ввиду. В железе это работать не будет. Совсем.

Первый always - написан почти правильно. Я бы добавил reset. (не будем обращать внимание на клок)

Все остальные - совсем нет. Это логика и никакие присвоения "i<=..." не будут работать как задумывалось.

Вам нужно полностью переосмыслить решение и написать его для железа.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Наверное я не понимаю общих концепций...Может надо составить схему а потом описать ее Verilog-oм?... " А потому надо все сигналы внешние привести к одной внутренней тактовой." - Что это значит? У меня есть тактовая 112Мгц, но как она дожна быть связана с фактически асинхронным тактированием данных извне? Можно ли поподробнее? Я конечно понимаю, что это вопросы дилетанта... но больше спросить не у кого. :(

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Наверное я не понимаю общих концепций...Может надо составить схему а потом описать ее Verilog-oм?... " А потому надо все сигналы внешние привести к одной внутренней тактовой." - Что это значит? У меня есть тактовая 112Мгц, но как она дожна быть связана с фактически асинхронным тактированием данных извне? Можно ли поподробнее? Я конечно понимаю, что это вопросы дилетанта... но больше спросить не у кого. :(

Могу ответить, могу и научить. Но по скайпу голосом.

или, если хотите буквами, то у меня на сайте - "Краткий Курс"... :)

 

 

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Присоединяйтесь к обсуждению

Вы можете написать сейчас и зарегистрироваться позже. Если у вас есть аккаунт, авторизуйтесь, чтобы опубликовать от имени своего аккаунта.

Гость
Ответить в этой теме...

×   Вставлено с форматированием.   Вставить как обычный текст

  Разрешено использовать не более 75 эмодзи.

×   Ваша ссылка была автоматически встроена.   Отображать как обычную ссылку

×   Ваш предыдущий контент был восстановлен.   Очистить редактор

×   Вы не можете вставлять изображения напрямую. Загружайте или вставляйте изображения по ссылке.

×
×
  • Создать...