[Lerk 0]

Наверное всем будет интересно: оказывается, RISC-V делают и в РФ, причем давно.

Кремниевое отделение Тэкон изготовило один SoC с 32-х разрядным ядром RISC-V, а сейчас разрабатывает и 4-х ядерную версию. Процессоры предназначены, я так понимаю, для внутренних нужд Тэкон (АСУ). Было бы интересно услышать от самого Тэкона, что за процессорные ядра у них - купленные, скачанные из интернета, или сами разрабатывали.

 

Они даже успели его презентовать на выставке в Питере :) Что касается процессоров и их начинки, то на следующем risc-v воркшопе, вероятно, можно будет увидеть.

[=SSN= 0]

E310 MCU:

SiFive's Freedom E310 MCU is implemented in the TSMC 180G process, runs at better than 300 MHz, and includes 16kB each of L1 cache and of data scratchpad memory. It also has 8kB of mask ROM and 8kB of in-circuit one-time programmable memory as well as a quad-SPI Flash controller for off-chip, execute-in-place code. The E310's IO offerings include a GPIO complex, watchdog, and a JTAG-connected debug module.

[ataradov 0]

E310 MCU:

Я их на кикстартере поддержал, должны прислать плату в конце месяца. Посмотрим как оно.

[Raven 8]

Прорастает потихоньку на отечественной почве: risc-v.ru

[Raven 8]

Open-Source RISC-V:

 

SiFive, E310

Syntacore, SCR1

[hitch 0]

Кто был на мероприятии RISC V Developers Forum поделитесь пожалуйста впечатлениями, а ещё лучше материалами :)

 

З.Ы. Информация для размышления... В конце ноября прошло другое знаковое событие, так его организаторы в течении близжайших недель предоставят все материалы совершенно бесплатно.

 

З.З.Ы Хорошо, что унас подобный форум вообще состоялся. Спасибо организаторам!

[Lerk 0]

Хм, если кратко.

Синтакор рассказал о том, что такое вообще RISC-V, откуда ноги растут, кто руководит и т.д. Для тех, кто не в курсе, видимо. Также сделали обзор системы команд, своих ядер, похвастались двумя клиентскими тейпаутами. И небольшое овервью тенденций развития RISC-V, какие экстеншны планируются и т.д.

КлаудБир и Кортус рассказали про себя и свои ядра.

Парень из МИЭТа рассказал про то, как знатно они натр*хались с Chiesel'ом, фиром, а в итоге для своего проекта взяли uRV от церна. Идея была в том, чтобы сделать упор не на железной составляющей, а как перейти уже к прикладному софту - линукс, ПО и проч. Т.е. прорабатывали флоу для отладки софта на симуляторе.

MicroTESK рассказал про то, что они сделали тул, который на основе формального описания ISA создает 100500 тестов для ядра. Для Risc-V описание делали два месяца, емнип. На бумаге выглядит здорово.

 

Народу было мало, человек 50. Есть планы сделать конфу ежегодной и расширить состав.

 

В общем, если чисто наша специфика процесса не интересует, то читайте материалы с risc-v воркшопов :)

 

Со стороны потребителей были такие вопросы, типа: когда будет уже проц общего назначения?(никогда, на конфе были разработчки ядер, а не снк), почему мы должны предпочесть ваши решения арму, если арм уже имеет миллиарды инсталляций?(деньги + расширяемость ядра, чего нету у арма, что может дать резкий прирост произв. на спец задачах), почему вы решили что риск5 не помрет?(потому что nvidia, wd, amd и проч гиганты индустрии уже проектируют/выпускают мелкие периферийные процы на риск-5). Как-то так.

[hitch 0]

Хм, если кратко.

 

Спасибо! Из раздатки что-нибудь стоящее было?

 

Реклама говорила, что будут ещё миландровцы и "все все все"... Такая реклама. Кстати, у нас ещё этим делом интересуются в бауманке, Микроне, НИИСИ РАН и НПО А, так что направление врят ли захиреет, как OpenRISC.

 

[StewartLittle 40]

Спасибо! Из раздатки что-нибудь стоящее было?

Скорее нет, чем да. Только презентации (слайды докладов).

 

Реклама говорила, что будут ещё миландровцы и "все все все"... Такая реклама. Кстати, у нас ещё этим делом интересуются в бауманке, Микроне, НИИСИ РАН и НПО А, так что направление врят ли захиреет, как OpenRISC.

Представители Миландра и НИИСИ присутствовали.

 

ОФФ: А еще в анкете, в вопросе "Откуда узнали о мероприятии", был пункт "electronix" :)

[hitch 0]

Как и обещали организаторы заморской конференции, они выложили в открытый доступ все материалы.

 

Жаль, что наши же соотечественники стали брать деньги не только за участие в своём мероприятии, но и за материалы.

[designer78 0]

Жаль, что наши же соотечественники стали брать деньги не только за участие в своём мероприятии, но и за материалы.

Ну там конечно скорее кофе, жрачка да аренда зала денег стоит.

Ну надо признать что в Милпитасе все гораздо демократичнее и тебе презентахи и тебе видяхи.

 

Ну а может кто прояснить, я правильно понимаю, что то что делается в Беркли пишется на неком Chisel-ле?

Вопрос зачем? И как потом например эти ядра дезайн компайлеру скармливать?

Сори, возможно совсем ламерские вопросы, но может кто прояснит тему.

Изменено 9 декабря, 2017 пользователем designer78

[ataradov 0]

Ну там конечно скорее кофе, жрачка да аренда зала денег стоит.

Они ее поэтому и провели в здании WD (бывший SanDisk). Так проходят многие сравнительно небольшие конференции - в здании одного из участников. А кофе и печеньки не так дорого организовать.

 

Ну а может кто прояснить, я правильно понимаю что то что делается в Беркли пишется на неком Chisel-ле?

Вопрос зачем?

Да, так как оба проекта - исследовательские и спонсируются университетом.

 

И как потом например эти ядра дезайн компайлеру скармливать?

Chisel превращается в том числе и в Verilog на выходе.

 

Но похоже, что реальные коммерческие проекты изначально делаются на Verilog. Открытость для них не важна, им нужна доступность инженеров со знанием языка.

[designer78 0]

Chisel превращается в том числе и в Verilog на выходе.

А вот с этого момента поподробнее пожалуйста.

Легким движением руки или через бубнотанцы?

[ataradov 0]

А вот с этого момента поподробнее пожалуйста.

Легким движением руки или через бубнотанцы?

Это стандартная фишка официального синтезатора: "Generates low-level Verilog designed to pass on to standard ASIC or FPGA tools" ( https://chisel.eecs.berkeley.edu/ ).

 

Так что сложность равна сложности использования самого языка. Но я его ни разу не пробовал, так что не знаю. Не уверен, что у него есть видимые преимущества перед SV. Но у SV есть поддержка всеми производителями ПО.

Изменено 10 декабря, 2017 пользователем ataradov

[hitch 0]

Scala (и библиотека Chisel) людям потребовалась на этапе создания полностью конфигурируемых моделей. После правки одного конфиг. файла можно получить как 32, так и 64 битный проц. Кроме того, на выходе не только синтезабельный верилог, но и высокоточная модель на Си, которая моделируется в разы быстрее.

Конечно scala может сгенерировать код менее оптимальный, чем мы с вами напишем сразу на верилоге,. За это такой подход и ругают. Однако скорость разработки увеличилась в 10-100 раз.

 

Даже в библиотеке корок Microsemi лежит ядро от Sifive, которое сгенерено из Скалы. Такой верилог в дальнейшем практичеки не возможно изменить под себя, но это требование к нему и не выставлялось

Изменено 10 декабря, 2017 пользователем hitch