tafkos

Коллеги, даже если вы не попадаете на 100% в требования, но желаете попасть на эту вакансию - я все равно жду от вас резюме. Здесь указаны идеальные требования для кандидата, но мы все живем в неидеальном мире! Для меня главное - это знание и опыт разработки на Verilog, понимание что такое ЦОС и быстрая обучаемость!

Что-то 9 человек проголосовали, что вышлют резюме, и ни один до сих пор не выслал...

Считаю риск оправдан! В наш центр переезжали и более "старые" и гораздо из более далеких мест, чем ваш город. Для начала пришлите резюме, а потом можем обсудить детали.

Расцениваю это как сарказм. Контора солидная - подтвержу в личке. Но для начала я должен иметь некоторое представление о Вашей компетентности и солидности. Самый лучший и ни к чему не обязывающий способ - это резюме. Информации я дал предостаточно для первой итерации взаимодействия с потенциальными кандидатами, хотите знать больше - присылайте резюме или изъявляйте желание продолжить разговор в конструктивно-позитивном ключе. В конце концов на данном этапе пока никто никому не обязан.

Давайте подробности начнем обсуждать индивидуально! Потому что пока ни одного резюме я не получил, а ответы на поставленные вопросы могут сильно разниться в зависимости от качества специалиста. Сейчас идет активный набор и если специалист окажется нам очень интересным и подходящим (хотя бы сначала судя по резюме), то и условия могут быть подстроены под желания кандидата. на руки = 100тыр - отчисления ~ 91-92 тыр. Но смотрите мое замечание выше. Если Вы отличный спец, то мы готовы обсуждать ваши условия (в т.ч. з/п и форму найма). Но без резюме как это делать сложно. Компания заинтересована в долгосрочном сотрудничестве, по схеме с ИП она работает уже давно, недовольных не помню, некоторые сами предпочитают оставаться на ИП, так как есть определенная свобода. Есть как + так и - в такой форме сотрудничества. Но давайте обсуждать не в общем, а конкретно. Поматросить и боросить - это не про нас. К нам сложно попасть - отбор идет серьёзный, но если уж взяли,то обычно это надолго. Из собственного опыта. Название фирмы не хочу публично раскрывать тут на форуме, дабы не возбуждать "ненормальных" на необоснованное критиканство. После того, как вы пришлете резюме и даже придёте на собеседование - то на этом этапе ответим на любые вопросы. Если вы так цените приватность - то на некоторые вопросы отвечу по e-mail.

Ответы: 1. Гражданским - по факту это договор между юриками. Чем хорошо и плохо одновременно - оплата по факту сделанной работы, а не по времени присутствия на рабочем месте. Чем опять же одновременно и хорошо и плохо - относительная свобода как работника так и работодателя. 2. Подробности по всему, что касается ИП - размеры выплат, как рассчитывать, как оформлять, как закрывать и т.п.: http://www.iloveip.ru/kb/ 3. В трудовой можно самому написать. И в итоге - по результатам работы возможность набора в штат, даже с января 2015 года.

4 станции от кольца, подробности через личку или указанный емэйл. Если у вас есть серьёзные намерения - давайте обсудим, а флудить - здоровью вредить! Точнее пока не буду говорить публично, дабы избежать необоснованного критиканства, коим некоторые любят страдать на форуме и выдавать эти страдания за свою компетенцию.

Я сам лично ищу себе в команду FPGA-designer'а со знанием ЦОС для разработки цифровых приемо-передатчиков. Обязанности: - анализ Matlab/C модели устройства, ее составных блоков, оценка занимаемых ресурсов на ПЛИС и ASIC; - разработка, верификация Verilog-описания FPGA-прототипа, отладка прототипа в составе системы; - оптимизация алгоритма, архитектуры по занимаемым ресурсам. Требования: - Знание FPGA: Xilinx, Altera, внутренняя организация, маршрут проектирования, отладка и верификация проектов на HDL (Verilog предпочтительнее), оптимизация быстродействия, занимаемым ресурсам; - Знание ЦОС: обязательно: FIR, IIR, quadrature modulation, SNR; приветствуется: адаптивная фильтрация, FFT, OFDM, LMS, QR-декомпозиция, знание современных стандартов беспроводной связи 802.11abgn, LTE, WCDMA; - Знание и понимание особенностей работы аналоговой (RF, IF) и цифровых (BB) частей беспроводных приемо-передатчиков, крайне желателен опыт разработки; - MATLAB, C - уровень разработчика моделей устройств и верификации алгоритмов, fixed-point; - Verilog (VHDL) - разработка блоков ЦОС, а не использование готовых IP-ядер; - английский язык - документация и заказчик англоязычные. - к.т(ф-м).н. - ооочень приветствуется Условия: - новая команда в российском научно-исследовательском отделении импортной компании, - полный рабочий день, офис в Москве - 8 минут от метро пешком, берем в т.ч. иногородних, СНГ и даже иностранцев, - сначала контракт с ИП, если будут хорошие результаты через год перевод в штат. - З/п 100 000 руб./мес, все налоговые отчисления с ИП по УСН - около 9% В резюме желательно укажите проекты на ПЛИС, в которых вы принимали непосредственное участие, вашу роль, заполняемости кристалла и тактовые частоты. Высылайте резюме на почту tafkos сабака gmail . com или в личкую

На рабочем месте удалось тоже все запустить и даже без предупреждений по поводу libSecure.so. Оказалось, что эта либа лежит в $XILINX/lib/lin/libSecure.so, соотвественно если перед запуском Matlab'a через команду sysgen запустить все необходимые конфигурационные скрипты Xilinx'a: $. /opt/Xilinx/11.1/settings32.sh $. /opt/Xilinx/11.1/ISE/settings32.sh $. /opt/Xilinx/11.1/DSP_Tools/settings32.sh то все будет ОК и без Warning'ов. На всякий случай, раз Gosha просил: postinstall_lin.log.txt

Сейчас попробую вешеописанные мной действия воспроизвести на рабочей машине, а потом выложу postinstall. RedHat не люблю, да и все время удавалось весь софт для проектирования запускать под Ubuntu, даже когда она не входила в список официально поддерживаемых. Как ни странно, но Sysgen пока работает несмотря на эти Warning. Уже воспользовался поиском libSecurity.so и доставил пакет kaffe ($sudo apt-get install kaffe), но все равно эти варнинги остались. Пробовал открывать примеры Sysgen'a - открываются, но вот синтезировать что-то еще не успел.

Отличная наводка! Спасибо! Как говорится, RTFM! Я про это совсем забыл... Но к делу: вроде как удалось оживить Sysgen под Убунтой. page 26 вышеуказанного мануала: 2. The following directory/file should exist under the DSP_Tools installation directory when installed under Linux. This will not show here under windows. <install_dir>/DSP_Tools/<OS>/install_logfiles/postinstall_<OS>.log <install_dir>/DSP_Tools/<OS>/sysgen/util/sysgen_startup.m <install_dir>/DSP_Tools/<OS>/common/bin/sysgen Первых двух файлов не было. Поискал какие либо логи инсталяции, вот в этом: <install_dir>/.xinstall/install.log, увидел подозрительную фразу: Wed May 13 23:07:00 TZ 2009:: summary= /media/DATA-old/Xilinx/DSP_Tools/lin/common/bin/postinstall lin /media/DATA-old/Xilinx/DSP_Tools/lin/ sysgen 11.1 1666 Похоже этот скрипт не сработал во время установки, подозрение подтвердилось после попытки запуска вручную: $ postinstall lin /media/DATA-old/Xilinx/DSP_Tools/lin/ sysgen 11.1 1666 postinstall: 26: Syntax error: "(" unexpected Однако, вот так все прошло успешно, если не считать, что matlab скрипт все равно не увидел...: $ bash postinstall lin /media/DATA-old/Xilinx/DSP_Tools/lin/ sysgen 11.1 1666 Could not find good installation of matlab Completed post installation script. See /media/DATA-old/Xilinx/DSP_Tools/lin//install_logfiles/postinstall_lin.log for details. A matlab startup function () has been created and placed into installation directory < /media/DATA-old/Xilinx/DSP_Tools/lin//sysgen/util/ > and < /home/tkhome/matlab > called $ sysgen Вуаля! Библиотеки Sysgen'a в Matlab Simlulink! Правда Matlab какое-то недовольство все равно высказывает: Warning: xrbsComm_r4.mdl, line 7: Invalid MEX-file '/media/DATA-old/Xilinx/DSP_Tools/lin/sysgen/bin/xlmeta.mexglx': libSecurity.so: cannot open shared object file: No such file or directory. > In load_system at 41 In simulink/private/lb_getChildrenHandles>loc_pruneBlocks at 79 In simulink/private/lb_getChildrenHandles at 28 In slprivate at 12 но пока не разобрался - насколько это мешает нормальной работе...

Наконец-то дождался ISE 11.1, в котором появилась версия DSP tools, а точнее Sysgen под Linux. Но радость была недолгой... После успешной установки ISE 11.1 tools в максимальной комплектации (Matlab 2008b уже был установлен до этого) попытка запуска sysgen завершилась неудачей: $ . $XILINX/../settings32.sh $ sysgen ERROR: Could not find SysGen startup script at "/opt/Xilinx/11.1/DSP_Tools/lin/sysgen/util/sysgen_startup.m". Реально этого файла sysgen_startup.m не существует ни по указанному пути, ни вообще в папке /opt/Xilinx/11.1, а он запускается из скрипта sysgen. При этом естественно в Matlab'e blockset'ов Sysgena не появилось. Пробовал на разных компах и с разными ОС: Ubuntu 8.10, 9.04. Matlab везде 2008b Вопрос: кто-нибудь пробовал запускать Sysgen 11.1 под Linux? Если да, то расскажите, что из этого вышло? (такая же проблема как у меня; все успешно или может запуск удался, но проявилась другая проблема). Заодно опишите версию ОС и Матлаба. Может у кого есть идеи по оживлению пациента под Линукс? Или все-таки придется крутить все это в виртуальной машине с виндой... ДА, вот еще: во время установки пакета ISE 11.1 был вот такой неприятный мессадж в терминале: $ sudo ./xsetup _xsetup: ../../src/xcb_lock.c:77: _XGetXCBBuffer: Assertion `((int) ((xcb_req) - (dpy->request)) >= 0)' failed. Aborted

Мы пользуемся как и 9.1, так и 10.1 ISE + EDK. Проект под виртекс 2 про 40. Ресурсы использованы на 70%, частота - 100 МГц. При добавлении чипскопа значительно возрастает время синтеза полнго проекта с 1 часа до 3 часов на одном компе. Причина: Чипскоп добавляет сканцепочки, которые идут практически через весь кристал, что дает дополнительные сложности для роутера, отсюда и сыльно возрастающее время синтеза. 1) Можно попробовать использовать планахед для ручного планирования размещения блоков для большого проекта и даже пробовать фиксировать размещение тех блоков, которые уже отлажены и работают, например, IP-cores. 2) Чипскоп тактировать на самой используемой частоте, т.е. на которой работает большинство блоков в проекте. 3) Уменьшить кол-во отсчетов и кол-во значений сигналов (0,1,R,F,z и т.д.), сохраняемых в чипскопе. Нетривиальная задача, однако...

А чем обычное ядро 2.6.x.x не подходит с BSP сгенеренным в EDK?

Знаю на PPC Virtex II Pro, а какие серьезные отличия могут быть с Virtex IV?