[Vincent Vega 0]

В результате компиляции проекта в Quartus 4.1 SP2 получил следующее:

 

Warning:"Found pins functioning as undefined clocks and/or memory enables"

 

CAUSE: The Timing Analyzer found one or more pins that are functioning as undefined clocks in the design. The Quartus II software identifies a pin that feeds the clock input of a register that does not have a Clock Settings timing assignment as an undefined clock.

ACTION: Altera recommends that you create clock settings and assign the clock settings to the pin(s) that are functioning as clocks in the design. If you do not want the Quartus II software to treat a pin feeding the clock input of a register as an undefined clock, you can turn on the Not a Clock assignment for the pin.

 

Перевод вроде как понимаю, но для каких целей использовать это на практике - не совсем. Из каких соображений обычно выбираются эти временные ограничения? Необходимо ли их накладывать на все сигналы, по фронтам которых происходит запись чего-либо в регистры (у меня Quartus насчитал таких сигналов 5 шт.)?

 

Спасибо

[Shtirlits 0]

Из каких соображений обычно выбираются эти временные ограничения? Необходимо ли их накладывать на все сигналы, по фронтам которых происходит запись чего-либо в регистры?

<{POST_SNAPBACK}>

Все сигналы, по фронтам которых происходит запись в регистр - это синхросигналы (clock), если не наложить на них временнЫе ограничения, то quartus (да и никто другой кроме вас) не знает, с какой максимальной частотой они будут переключаться. Раз не знает, то не знает к чему стремиться и с чем сравнивать параметры после разводки. Кроме того, quartus не очень-то старается сделать высокую частоту на неопределенный сигнал.

 

Вообще, не введенные или неправильно введенные временнЫе ограничения - залог долгих зимних вечеров с осциллографом/анализатором.

[Esquire 0]

Vincent Vega

 

но для каких целей использовать это на практике - не совсем.

Даже если заранее известно, что частоты работы с ПЛИС невелики, следует просматривать лог этого сообщения на предмет возникновения паразитных тактовых частот, могущих появиться при использовании некоторых асинхронных схем (т.н. ripping clock). В принципе, последствия этого заметны уже на симуляторе, но не всегда и не во всех режимах, так что лучше лишний раз лог просмотреть :blink: .

 

Shtirlits

 

Кроме того, quartus не очень-то старается сделать высокую частоту на неопределенный сигнал.

Сие не есть верно - в случае отсутствия временнЫх ограничений (timing constraints) на тактовый сигнал, Quartus оптимизирует пути распространения сигналов для ВСЕХ тактовых в системе. Если существует всего один сигнал, явно определенный как clock с ограничениями, оптимизация будет начинаться с него; если несколько - будет производиться для всех сигналов в порядке уменьшения степени жесткости ограничений.

 

Поэтому в том случае, когда в проекте всего одна тактовая, временнЫе ограничения необязательны (если, конечно, симуляция в режиме timing проходит с запасом по быстродействию, и это подтверждается исследованиями с осциллографом).