OM-S 0 17 июня, 2016 Опубликовано 17 июня, 2016 (изменено) · Жалоба B SV (verilog) можно обратиться к сигналу внутри модуля по иерархии, типа U0.signal_name Как можно обратиться к сигналу, находящемуся в модуле, который написан внутри конструкции generate? Например: genvar i; generate for (i=0; i<5; i++) begin : gen module_name U0 (.....); end :gen endgenerate обращение gen[2].U0.signal_name выдает ошибку, что нет такого пути. Изменено 17 июня, 2016 пользователем OM-S Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
des00 25 18 июня, 2016 Опубликовано 18 июня, 2016 · Жалоба В симуляторе посмотрите иерархию пути Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
OM-S 0 18 июня, 2016 Опубликовано 18 июня, 2016 · Жалоба В симуляторе путь такой, как я написал. Через индекс в [] скобках gen[2].U0.signal_name Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
OM-S 0 18 июня, 2016 Опубликовано 18 июня, 2016 · Жалоба Вопрос закрыт. Разобрался. Была ошибка. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Leka 0 2 декабря, 2016 Опубликовано 2 декабря, 2016 · Жалоба Пусть инстанциирован один модуль, в синтезе можно получить доступ к внутренней переменной? Раньше никогда не нужно было, сейчас хочу попробовать - не получается. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
RobFPGA 27 2 декабря, 2016 Опубликовано 2 декабря, 2016 · Жалоба Приветствую! Пусть инстанциирован один модуль, в синтезе можно получить доступ к внутренней переменной? Раньше никогда не нужно было, сейчас хочу попробовать - не получается. В синтезе нельзя иметь доступ через иерархию модулей, только в пределах своего модуля. Удачи! Rob. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Leka 0 2 декабря, 2016 Опубликовано 2 декабря, 2016 · Жалоба В синтезе нельзя иметь доступ через иерархию модулей, только в пределах своего модуля. Спасибо. Давно, когда с Xilinx/XST начинал, у меня сложилось впечатление, что разбиение большого дизайна на мелкие модули заметно улучшает результат синтеза (по скорости синтеза, ресурсам ПЛИС, времянке). Но может, это ошибочное впечатление, или сейчас/для Квартуса это не так? Кто-нибудь пробовал практически сравнить? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться