peter-buganov

Я не слишком хорошо владею TCL, но никаких проблем с компиляцией через GCC не возникло под Linux Ubuntu 12.04 в Modelsim Altera 10.1d $ cat hello.c #include "stdio.h" int main(void) { printf("hello\n"); return 0; } $ cat hello.tcl #!/usr/bin/tclsh exec gcc hello.c -o hello

если интересует именно sdf, то вот здесь лежат спецификации на его формат http://www.eda.org/sdf/ а если симулируете в полнофункциональном симуляторе типа modelsim или active-hdl, то просто заведите новый сигнал (на vhdl) и пользуйтесь средствами языка, на котором написан тестбенч. для vhdl это wait for. для verilog не знаю, но все должно быть аналогично

лучше гляньте вот сюда www.employees.org/~surendra/asic/CRCds.pdf написано очень доступно

есть несколько советов 1. вроде как указанные вами неподключенные компоненты ibufg, dcm, bufg находятся в библиотеке unisim, а не в simprim. соответственно посмотрите, подключена ли у вас эта библиотека 2. (если у вас на машине творится что-то загадочное, то) возможно, что моделсим каким-то образом решил удалить часть библиотеки. скомпилируйте библиотеку заново и пометьте все файлы в ней как "только для чтения"

да сможете. соберете в симуляторе связку: отсинтезированный модуль - поведенческий модуль памяти. дальше запустите симуляцию и будете изучать ее результаты. если есть необходимость, то можете запустить временную симуляцию, те с учетом всех задержек в плис, для этого просто укажете симулятору, что для такого-то модуля использовать такой-то файл задержек (sdf файл) сам я эту модель памяти не видел, но делал тоже самое смоделькой ддр памяти от микрона. думаю, что никакой принципиальной разницы между моей и вашей задачами нет.

насчет max+plusII вам не скажу, а в квартусе эти библиотеки есть хотя непонятно зачем они вам в сапр для синтеза, ведь сами функции в библиотеках несинтезируемые. могу лишь предположить, что вы из этих библиотек используете константы, которые можно просто скопировать в свои файлы в active hdl 6.3 эти библиотеки есть в комплекте и подключены по умолчанию. единственно чего нет в active hdl 6.3 - объявлений функций, но вам уже дали ссылку на старую ПОЛНУЮ версию этих библиотек, заглядывая в которую вы все найдете

насколько я понимаю, вам надо выполнить туже самую процедуру перевода из схематика в hdl файл для всех сомпонентов, которые используются в файлах верхнего уровня... т.е. вам надо выполнить перевод для всех файлов, которые у вас нарисованы в схематике после этого, у вас будет проект, написанный на hdl (vhdl, verilog hdl). НО! вы в этом проекте не сможете разобраться, а тем более, в этом проекте не сможет разобраться кто-то другой... лучше всего вам изучить какой-либо hdl язык и переписать свой проект заново... если вам требуется перевести проект на hdl лишь для симуляции в сторонней сапр (modelsim, aldec), то можно просто создать при компиляции проекта файл *.vqm (на verilog'е), который будет аналогичен вашему графическому описанию.

да никак, этот пакет предназначен только для моделирования и ни в коем случае не для синтеза. а если хотите считать синус или косинус, то используйте табличку, кордик или другие методы.

вы в quartus 5.0 синтезили? если да, то у меня то же самое было. проблему не решил, перелез на четвертый квартус, благо в используем первый циклон. там если поглубже глянуть видно, что квартус пытается подсоединить ко входному порту памяти разрядностью 8(9) шину шириной 144(16). в подсоединяемых шинах много нулей (или gnd в альтеровской терминологии), т.е. эти шины имеют много незначащих разрядов, значащих как раз столько сколько нужно памяти (если лишнее не соптимизировал синтезатор). я поисправлял вручную несколько таких ошибок, потом ужасно надоело, проект слишком большой был. если решите эту проблему, пожалуйста, сообщите как

начать читать теорию надо наверно с тезиса Jan-Jaap van de Beek. далее может стоит углубиться в более серьезные книги по цифровой связи, например, этих авторов: nezami, meyr,... эти книги есть на edaboard.com пример хорошо рассчитанной ofdm системы - dvb (digital video broadcasting), для наземного варианта передатчик системы описан в стандарте ETSI EN 300744. несколько моделей ofdm систем есть для матлаб (прямо в седьмом в демках есть dvb и 802.11b) для dvb-t есть модель передатчика, называется вроде dvbtenco.exe, можно в этом форуме поискать ссылку на нее

Кроме модельки, которой может в вас и бросят, рекомендую также взять прогу dvbtenco по адресу http://dante.diei.unipg.it/~baruffa/dvbt/index.php. Эта прога тестировалась на коммерческом приемнике, говорят что все работало. Если моделька совпадает с прогой, то радуйтесь, иначе вам придется проверять модельку по блокам: внешнее кодирование, внешнее перемежение, внутреннее кодирование и т.д.

tonjo, А что вы имели в виду под "Моделировал кто-нибудь DVB-T (DVB-C) в MatLab?". если связку модулятор-канал связи-демодулятор то не моделировал, а модель модулятора есть. если у вас получается такая большая вероятность ошибок при приеме в полной связке, то посмотрите какая вероятность ошибок после декодера Витерби, там по стандарту порядка 10е-4. если у вас такая вероятность ошибок, то на выходе демодулятора должно быть порядка 10е-11, а если вероятность больше (ну то есть 10е-3 и т.д.), то у вас скорее всего декодер Рида-Соломона не будет справляться, и получите то о чем говорили выше.

[Каким образом поменять в окне графика (figure) шрифт с поддержкой кириллицы (надо сделать экспорт графиков в картинку)?] вот пример для подписи оси X >> plot(1:15) >> xlabel('абвгд'); >> a = get(gca); >> b = set(a.XLabel,'FontName','Courier'); надо менять свойство 'FontName' у потомков нужной вам axes, в данном случае потомок XLabel, а нужная ахеs - текущая(gca).

про LVDS не расскажу - не занимался, а узнать максимальную частоту на которой могут работать внутренние регистры просто. поставьте подряд два регистра и все... компилируете, размещаете на кристалле и временной анализатор выдаст вам максимально возможную частоту. эта частота максимальна, т.к. комбинационных схем между регистрами нет, соответственно критический путь - это путь между регистрами (в Alter'е - между логическими ячейками, не знаю как в Xilinx)

про LVDS не расскажу - не занимался, а узнать максимальную частоту на которой могут работать внутренние регистры просто. поставьте подряд два регистра и все... компилируете, размещаете на кристалле и временной анализатор выдаст вам максимально возможную частоту. эта частота максимальна, т.к. комбинационных схем между регистрами нет, соответственно критический путь - это путь между регистрами (в Alter'е - между логическими ячейками, не знаю как в Xilinx)