реклама на сайте
подробности

 
 
8 страниц V   1 2 3 > »   
Reply to this topicStart new topic
> Насколько плотно можно положить проводники в проекте DDR3, хочу понять чем мне это грозит
PCBExp
сообщение Jan 9 2017, 20:10
Сообщение #1


Местный
***

Группа: Участник
Сообщений: 477
Регистрация: 23-12-06
Из: Москва
Пользователь №: 23 823



У меня процессор (та его часть которая смотрит в память) и 2 чипа поместились на неполном квадрате 27 х 27 мм. Это не моя прихоть - это обстоятельства... Перечитал несколько документов (и то что в этой ветке выкладывали) по этой теме и пришел к выводу что надо как минимум иметь зазор между проводниками (например линиями данных) 1.5 а лучше 2W (ширины самого проводника) . У меня ширины проводника 0.1 мм. Процессор будет работать на частоте 1 ГГц. Память DDR3 будет 400-MHz Clock (DDR-800 Data Rate). Зазор между этим адовым куском и всей остальной схемой смогу выдержать 3 мм. Будет свой полигон питания для памяти. Земляной полигон один на всю цифровую процессорную часть. Другой серьезный документ требует не меньше 4W. Хочу понять чем рискую.
Go to the top of the page
 
+Quote Post
VladimirB
сообщение Jan 9 2017, 23:04
Сообщение #2


Знающий
****

Группа: Свой
Сообщений: 612
Регистрация: 12-06-09
Из: рядом с Москвой
Пользователь №: 50 219



Цитата(PCBExp @ Jan 9 2017, 23:10) *
У меня процессор (та его часть которая смотрит в память) и 2 чипа поместились на неполном квадрате 27 х 27 мм. Это не моя прихоть - это обстоятельства... Перечитал несколько документов (и то что в этой ветке выкладывали) по этой теме и пришел к выводу что надо как минимум иметь зазор между проводниками (например линиями данных) 1.5 а лучше 2W (ширины самого проводника) . У меня ширины проводника 0.1 мм. Процессор будет работать на частоте 1 ГГц. Память DDR3 будет 400-MHz Clock (DDR-800 Data Rate). Зазор между этим адовым куском и всей остальной схемой смогу выдержать 3 мм. Будет свой полигон питания для памяти. Земляной полигон один на всю цифровую процессорную часть. Другой серьезный документ требует не меньше 4W. Хочу понять чем рискую.


Я бы ориентировался не только на ширину проводника, но и на зазор между проводником и опорным плейном, поскольку ЭМ-поле сосредоточено именно в этом пространстве и на длину дорожек, когда они идут параллельно с минимальным зазором. Судя по ширине проводника в 0.1мм для 40Ом, диэлектрики у вас тоже тонкие (порядка 0.07-0.1мм), и длина дорожек минимальная (не успеют навестись друг на друга) поэтому 0.2мм зазора ИМХО хватит.
Частоты тоже не очень большие.

Можете промоделировать в Гиперлинксе каком-нибудь для полного успокоения - вдруг и 0.15мм сойдёт.
Ещё можно по волновому посмотреть для диффпары: раздвигать проводники пока импенданс диффпары перестанет сильно меняться (скажем в пределах 5%) - значит связь между проводниками минимальна.
Go to the top of the page
 
+Quote Post
PCBExp
сообщение Jan 10 2017, 06:22
Сообщение #3


Местный
***

Группа: Участник
Сообщений: 477
Регистрация: 23-12-06
Из: Москва
Пользователь №: 23 823



Цитата(VladimirB @ Jan 10 2017, 02:04) *
Я бы ориентировался не только на ширину проводника, но и на зазор между проводником и опорным плейном, поскольку ЭМ-поле сосредоточено именно в этом пространстве и на длину дорожек, когда они идут параллельно с минимальным зазором. Судя по ширине проводника в 0.1мм для 40Ом, диэлектрики у вас тоже тонкие (порядка 0.07-0.1мм), и длина дорожек минимальная (не успеют навестись друг на друга) поэтому 0.2мм зазора ИМХО хватит.
Частоты тоже не очень большие.

Можете промоделировать в Гиперлинксе каком-нибудь для полного успокоения - вдруг и 0.15мм сойдёт.
Ещё можно по волновому посмотреть для диффпары: раздвигать проводники пока импенданс диффпары перестанет сильно меняться (скажем в пределах 5%) - значит связь между проводниками минимальна.


На данный момент весь дизайн у меня 8-ми слойный. Но кусок схемы с памятью сделан с оглядкой на 6-ти слойный рефдизайн производителя процессора. Очень хочется попробовать в 6-ти слоях все разрисовать. между 1 и 2 слоями диэлектрик 0.1 мм (2ой слой - земля) между 7 и 8 слоями тоже 0.1 мм. (7ой - слой питания). Пока в стекапе диэлектрик между 2 и 3 а также 6 и 7 слоями по 0.2 мм. Но в 3 и 6 слоях нет такой плотности - там я и 4w смогу обеспечить. Значит ли это что диэлектрики можно оставить 0.2? В 1 и 8 слое линии данных и их строб. В 1, 3, 6 и 8 слоях - все остальные проводники за исключением питания. В 4 и 5 слоях пока пусто. с Гиперлинксом я почти "никак" не знаком. Может есть где на просторах документ для начинающих?

Сообщение отредактировал PCBExp - Jan 10 2017, 06:37
Go to the top of the page
 
+Quote Post
bigor
сообщение Jan 10 2017, 09:46
Сообщение #4


Знающий
****

Группа: Свой
Сообщений: 759
Регистрация: 28-11-07
Из: г.Винница, Украина
Пользователь №: 32 762



Цитата(PCBExp @ Jan 9 2017, 22:10) *
... что надо как минимум иметь зазор между проводниками (например линиями данных) 1.5 а лучше 2W (ширины самого проводника)...

Желательно.
Но если параллельных сегментов мало и они очень короткие, то расстояние между ними можно уменьшать и до 1W. Но результаты такого дизайна нужно моделить...
От данных к другим цепям - лучше не менее 2W.
От дифпар до соседних цепей - тоже лучше 2W .
Цитата(PCBExp @ Jan 9 2017, 22:10) *
Другой серьезный документ требует не меньше 4W. Хочу понять чем рискую.

Покажите документ

Цитата(PCBExp @ Jan 9 2017, 22:10) *
Хочу понять чем рискую.

Рискуете кроссталками (их высоким уровнем) и сбойностью работы памяти.

Цитата(PCBExp @ Jan 10 2017, 08:22) *
На данный момент весь дизайн у меня 8-ми слойный. Но кусок схемы с памятью сделан с оглядкой на 6-ти слойный рефдизайн производителя процессора. Очень хочется попробовать в 6-ти слоях все разрисовать.

Не стоит. Делайте на 8 слоях, если слоев хватает.
Цитата(PCBExp @ Jan 10 2017, 08:22) *
между 1 и 2 слоями диэлектрик 0.1 мм (2ой слой - земля) между 7 и 8 слоями тоже 0.1 мм. (7ой - слой питания).

Тогда при 0,10мм ширине дорожки импеданс линий будет порядка 60Ом.
ИМХО, для памяти лучше импеданс поменьше соблюдать.
Цитата(PCBExp @ Jan 10 2017, 08:22) *
Пока в стекапе диэлектрик между 2 и 3 а также 6 и 7 слоями по 0.2 мм. Но в 3 и 6 слоях нет такой плотности - там я и 4w смогу обеспечить. Значит ли это что диэлектрики можно оставить 0.2? В 1 и 8 слое линии данных и их строб. В 1, 3, 6 и 8 слоях - все остальные проводники за исключением питания. В 4 и 5 слоях пока пусто.

Вам бы определится с назначением слоев, стеком, импедансами...


--------------------
Тезис первый: Не ошибается лишь тот, кто ничего не делает.
Тезис второй: Опыт - великое дело, его не пропьёшь :).
Go to the top of the page
 
+Quote Post
PCBExp
сообщение Jan 10 2017, 11:51
Сообщение #5


Местный
***

Группа: Участник
Сообщений: 477
Регистрация: 23-12-06
Из: Москва
Пользователь №: 23 823



BIGOR, спасибо за подробные комментарии

С зазором в 2W понятно. В верхнем и нижнем слоях есть места где его обеспечить очень проблематично, но я постараюсь.
Не смог найти тот документ - реально персмотрел/перечитал кучу всего и не только здесь. Возможно что-то перепутал- будем считать что привидилось.
Про кросталки понятно. Была надежда что на 400 МГц это не так критичною Но и с этим все понятно - постараюсь добиться 2W.
8 слоев могут понадобиться в других местах. Как только пойму что в тех местах не разойтись в 6-ти слоях - натянут под памятью дополнительный земляной полигон и протащу шину питания. У меня источник питания VDDS_DDR, процессор и память стоят в ряд. То есть шину питания придется тащить от источника под процессором или вокруг него. По прямой всего миллиметров 30 но под процессором практически спрошная матрица переходных отверстий.

Я правильно понимаю, для того чтобы снизить импеданс (например до 40 Ом надо увеличить зазор до полигона (то есть увеличить толщину диэлектрика) или увеличить толщину проводника?
с назначением слоев я вроде как определился. По крайней мере с теми 6-ю что сейчас используются. Про дополнительные два слоя написал выше. Стек пока остается 8-мислойный.
0.5Oz/0.1mm/1Oz/0.2mm/1Oz/0.2mm/1Oz/0.2mm/1Oz/0.2mm/1Oz/0.2mm/1Oz/0.1mm/0.5Oz= 1.445 mm

Покритикуйте трассировку в имеющихся 4-ех слоях. Если нужно - могу добавить кусок схемы
Эскизы прикрепленных изображений
Прикрепленное изображение
Прикрепленное изображение
Прикрепленное изображение
Прикрепленное изображение

 
Go to the top of the page
 
+Quote Post
Aner
сообщение Jan 10 2017, 16:04
Сообщение #6


Гуру
******

Группа: Свой
Сообщений: 4 360
Регистрация: 28-02-08
Из: СПБ
Пользователь №: 35 463



Посмотрите что даст Signal Integrity или гиперлинкс. Там всплывут ваши огрехи. На мой взгляд есть проблемы, ~десяток мест, но не так много, хотя нарушены многие рекомендации. Может еще расположением чипов поиграть нужно. Однако у вас частоты 400Мгц не столь высокие, может и прокатить.
Для снижения импеданса я увеличиваю толщину проводника обычно, сохраняя ширину коридора. Но зависит от конкретной реализации и топологии.
На ваших катринках трудно понять, поскольку полигоны сняты.
В помощь:
https://www.youtube.com/watch?v=41r3kKm_FME
https://www.youtube.com/watch?v=BlHLmQ2HO1w
Go to the top of the page
 
+Quote Post
Владимир
сообщение Jan 10 2017, 16:54
Сообщение #7


Гуру
******

Группа: Модераторы
Сообщений: 10 808
Регистрация: 25-03-05
Из: Минск
Пользователь №: 3 671



Цитата(PCBExp @ Jan 10 2017, 14:51) *
Покритикуйте трассировку в имеющихся 4-ех слоях. Если нужно - могу добавить кусок схемы

Судя по картинкам там достаточно места чтобы все выполнить. Просто свободные места используются не оптимально
Go to the top of the page
 
+Quote Post
PCBExp
сообщение Jan 10 2017, 17:01
Сообщение #8


Местный
***

Группа: Участник
Сообщений: 477
Регистрация: 23-12-06
Из: Москва
Пользователь №: 23 823



Цитата(Aner @ Jan 10 2017, 19:04) *
Посмотрите что даст Signal Integrity или гиперлинкс. Там всплывут ваши огрехи. На мой взгляд есть проблемы, ~десяток мест, но не так много, хотя нарушены многие рекомендации. ....


Aner, Спасибо за комментарий.

Можете указать хотя бы на одно место с нарушениями и расписать хотя бы основные или самые критичные нарушения. Я постараюсь сам по аналогии поискать оставшиеся ~9 мест.
Возможно это важное замечание - у меня микросхемы DDR3L. Напряжение питания 1.35 вольта

Относительно полигонов. Я постарался словами объяснить но видимо плохо получилось. Попробую еще раз.
В верхнем слое (у меня TOP голубого цвета) земляной полигон протекает совсем немного - под центрами чипов памяти. Все остальное место занимают проводники. Повторил ка в рефдизайне производителя.
Вторым слоем идет сплошной земляной полигон. Он занимает всю свободную площадь. Я не выложил эту картинку.
Третий слой (у меня синий) содержит только проводники (как и на рефдизайне).
4 и 5-е слои пока пустые. У производителя все на 6-тислойке поместилось
Шестой слой (у меня оранжевый) содержит только проводники (как и на рефдизайне).
Седьмой слой питания - это полигон во всю площадь - 1.35 вольта. По центру его рвет проводник VDD_REF
Нижний слой - содержит земляной полигон пятнами в местах свободных от проводников.
Боюсь что всеравно это объяснение плохое....

Постараюсь завтра выложить картинку с полигонами но смотрятся они фигово...

Уже спрашивал но пока никто не ответил. Может подкините ссылку на Signal Integrity или гиперлинкс для начинающих?
Go to the top of the page
 
+Quote Post
PCBtech
сообщение Jan 10 2017, 20:53
Сообщение #9


Знающий
****

Группа: Свой
Сообщений: 996
Регистрация: 22-12-04
Из: Москва
Пользователь №: 1 623



Уточните, пожалуйста, какие именно сигналы в каком слое страссированы?
Какой part number микросхемы DDR3, и есть ли на нее datasheet?

Цитата(PCBExp @ Jan 10 2017, 20:01) *
Aner, Спасибо за комментарий.

Можете указать хотя бы на одно место с нарушениями и расписать хотя бы основные или самые критичные нарушения. Я постараюсь сам по аналогии поискать оставшиеся ~9 мест.
Возможно это важное замечание - у меня микросхемы DDR3L. Напряжение питания 1.35 вольта

Относительно полигонов. Я постарался словами объяснить но видимо плохо получилось. Попробую еще раз.
В верхнем слое (у меня TOP голубого цвета) земляной полигон протекает совсем немного - под центрами чипов памяти. Все остальное место занимают проводники. Повторил ка в рефдизайне производителя.
Вторым слоем идет сплошной земляной полигон. Он занимает всю свободную площадь. Я не выложил эту картинку.
Третий слой (у меня синий) содержит только проводники (как и на рефдизайне).
4 и 5-е слои пока пустые. У производителя все на 6-тислойке поместилось
Шестой слой (у меня оранжевый) содержит только проводники (как и на рефдизайне).
Седьмой слой питания - это полигон во всю площадь - 1.35 вольта. По центру его рвет проводник VDD_REF
Нижний слой - содержит земляной полигон пятнами в местах свободных от проводников.
Боюсь что всеравно это объяснение плохое....

Постараюсь завтра выложить картинку с полигонами но смотрятся они фигово...

Уже спрашивал но пока никто не ответил. Может подкините ссылку на Signal Integrity или гиперлинкс для начинающих?



--------------------
Семинар по проектированию и моделированию DDR /скоростных интерфейсов в Санкт-Петербурге 24-26 мая 2017 года.
Регистрация:
http://www.pcbsoft.ru/24-05-2017-seminar

Go to the top of the page
 
+Quote Post
PCBExp
сообщение Jan 11 2017, 07:08
Сообщение #10


Местный
***

Группа: Участник
Сообщений: 477
Регистрация: 23-12-06
Из: Москва
Пользователь №: 23 823



Цитата(PCBtech @ Jan 10 2017, 23:53) *
Уточните, пожалуйста, какие именно сигналы в каком слое страссированы?
Какой part number микросхемы DDR3, и есть ли на нее datasheet?


D0...D31, DQM/DQS/DQSn, CLK/CLKn в 1 и 8 слоях. По 2 отверстия в каждой цепи. Все длины выровнены до 20.....20.01 мм
CKE делится резистором на 2 части. От процессора до резистора в 1 и 8 слоях. От резистора до первого чипа в 1, 3 и 8 слоях. Между первым и вторым чипом в 1 и 3 слоях. От второго чипа до терминатора - в 1 слое. На оба куска этой цепи 4 переходных отверстия.
Остальные сигналы обходят процессор, первый чип, второй чип и терминатор по очереди в 1, 3, 6 и 8 слоях. На линии RESET терминатора нет. Во всех цепях по 4 переходных отверстия в каждой. Длины всех цепей без учета проводника от последнего переходного отверстия до терминатора выровнены до 58.63.....58.66 мм. Длины проводников от выводы чипов памяти до ближайших переходных отверстий выровнены до 0.57 мм


Оба чипа памяти вот такие MT41K256M16HA-093:E. Добавлена линия адреса A15 на случай бОльшего чипа
Go to the top of the page
 
+Quote Post
vladec
сообщение Jan 11 2017, 08:02
Сообщение #11


Знающий
****

Группа: Свой
Сообщений: 924
Регистрация: 3-10-05
Из: Москва
Пользователь №: 9 158



Выравнивать лучше не в миллиметрах, а в наносекундах задержки распространения (рассчитать позволят калькуляторы Polar или Saturn). Во внешних и внутренних слоях удельные задержки (ns/mm) будут у Вас всего скорее разными. Кроме того надо учитывать добавку длинны переходными отверстиями.
Go to the top of the page
 
+Quote Post
PCBtech
сообщение Jan 11 2017, 09:34
Сообщение #12


Знающий
****

Группа: Свой
Сообщений: 996
Регистрация: 22-12-04
Из: Москва
Пользователь №: 1 623



А импеданс в Top и Bottom правильно посчитан? Что-то непохоже это на 50-омные линии. Какая у них ширина, и какой зазор у диффпар?
Вы данные тянете без разбивки на байты или слова?
Где находится DQS0, и где относящиеся к нему биты данных?

В принципе для вашей частоты, может, и не так критичны все эти вопросы.
Но раз Вы обратились за помощью, наверное, надо действительно подсказать, что в трассировке неидеально, что можно поправить...

Цитата(PCBExp @ Jan 11 2017, 10:08) *
D0...D31, DQM/DQS/DQSn, CLK/CLKn в 1 и 8 слоях. По 2 отверстия в каждой цепи. Все длины выровнены до 20.....20.01 мм
CKE делится резистором на 2 части. От процессора до резистора в 1 и 8 слоях. От резистора до первого чипа в 1, 3 и 8 слоях. Между первым и вторым чипом в 1 и 3 слоях. От второго чипа до терминатора - в 1 слое. На оба куска этой цепи 4 переходных отверстия.
Остальные сигналы обходят процессор, первый чип, второй чип и терминатор по очереди в 1, 3, 6 и 8 слоях. На линии RESET терминатора нет. Во всех цепях по 4 переходных отверстия в каждой. Длины всех цепей без учета проводника от последнего переходного отверстия до терминатора выровнены до 58.63.....58.66 мм. Длины проводников от выводы чипов памяти до ближайших переходных отверстий выровнены до 0.57 мм


Оба чипа памяти вот такие MT41K256M16HA-093:E. Добавлена линия адреса A15 на случай бОльшего чипа



--------------------
Семинар по проектированию и моделированию DDR /скоростных интерфейсов в Санкт-Петербурге 24-26 мая 2017 года.
Регистрация:
http://www.pcbsoft.ru/24-05-2017-seminar

Go to the top of the page
 
+Quote Post
PCBExp
сообщение Jan 11 2017, 10:33
Сообщение #13


Местный
***

Группа: Участник
Сообщений: 477
Регистрация: 23-12-06
Из: Москва
Пользователь №: 23 823



Цитата(vladec @ Jan 11 2017, 11:02) *
Выравнивать лучше не в миллиметрах, а в наносекундах задержки распространения (рассчитать позволят калькуляторы Polar или Saturn). Во внешних и внутренних слоях удельные задержки (ns/mm) будут у Вас всего скорее разными. Кроме того надо учитывать добавку длинны переходными отверстиями.


Можете подкинуть ссылку на эти калькуляторы?

Про длины переходных отверстий я забыл совсем, но прелесть в том что их количество в однотипных цепях одинаковое.


Цитата(PCBtech @ Jan 11 2017, 12:34) *
А импеданс в Top и Bottom правильно посчитан? Что-то непохоже это на 50-омные линии. Какая у них ширина, и какой зазор у диффпар?
Вы данные тянете без разбивки на байты или слова?
Где находится DQS0, и где относящиеся к нему биты данных?

В принципе для вашей частоты, может, и не так критичны все эти вопросы.
Но раз Вы обратились за помощью, наверное, надо действительно подсказать, что в трассировке неидеально, что можно поправить...


Ширину всех трасс и дифпар в том числе я взял 0.1мм как у производителя процессора на рефдизайне. Только питание 0.2....0.3 мм. Оттуда же переходное отверстие 045/0.25 мм для данных и 0.5/0.3 мм для питания. Оттуда же зазор между проводниками в дифпаре 0.19 мм .

Данные я тяну не переставляя. То есть D0 проца идет на D0 памяти, D1 соответственно на D1 и т. д.

DQS/DQSn идут дифпарами. Относящиеся к биты рядом проложены. DQM на рефдизайне никак не отличался - по крайней мере я не заметил. Кусок схемы добавил...

Следующий вопрос мой будет к знатокам MG795 как мне настроить и проверить импеданс . Чувствую, что я какой то хренью занимаюсь или не туда смотрю...

Если верить этой вкладке - в верхнем и нижнем слое у меня по 60 Ом получается. Если увеличить ширину до 0.15 - получится 50. Но с 0.15 мм я не пролезу много где. Как лучше поступить?

Сообщение отредактировал PCBExp - Jan 11 2017, 10:33
Эскизы прикрепленных изображений
Прикрепленное изображение
 

Прикрепленные файлы
Прикрепленный файл  003_DDR3L_exp.pdf ( 26.51 килобайт ) Кол-во скачиваний: 32
 
Go to the top of the page
 
+Quote Post
PCBtech
сообщение Jan 11 2017, 10:44
Сообщение #14


Знающий
****

Группа: Свой
Сообщений: 996
Регистрация: 22-12-04
Из: Москва
Пользователь №: 1 623



Цитата(PCBExp @ Jan 11 2017, 13:33) *
Если верить этой вкладке - в верхнем и нижнем слое у меня по 60 Ом получается. Если увеличить ширину до 0.15 - получится 50. Но с 0.15 мм я не пролезу много где. Как лучше поступить?


Сделайте 0.15, а в узком месте шейку 0.1 - мне кажется, так будет лучше.
Ну а вообще - можем вам промоделировать полученную топологию в Sigrity, показать самые проблемные сигналы и самые неприятные задержки.
А если найдется IBIS-модель памяти, то и глазковую диаграмму.


--------------------
Семинар по проектированию и моделированию DDR /скоростных интерфейсов в Санкт-Петербурге 24-26 мая 2017 года.
Регистрация:
http://www.pcbsoft.ru/24-05-2017-seminar

Go to the top of the page
 
+Quote Post
PCBExp
сообщение Jan 11 2017, 11:01
Сообщение #15


Местный
***

Группа: Участник
Сообщений: 477
Регистрация: 23-12-06
Из: Москва
Пользователь №: 23 823



Цитата(PCBtech @ Jan 11 2017, 13:44) *
Сделайте 0.15, а в узком месте шейку 0.1 - мне кажется, так будет лучше.
Ну а вообще - можем вам промоделировать полученную топологию в Sigrity, показать самые проблемные сигналы и самые неприятные задержки.
А если найдется IBIS-модель памяти, то и глазковую диаграмму.


Я Вас правильно понимаю - Стремиться нужно к тому чтобы по возможности везде было 40 Ом или около того?
Go to the top of the page
 
+Quote Post

8 страниц V   1 2 3 > » 
Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 23rd April 2017 - 15:56
Рейтинг@Mail.ru


Страница сгенерированна за 0.01524 секунд с 7
ELECTRONIX ©2004-2016