MaxVetrov

Спасибо, разместил входной регистр шины данных в портах ввода вывода. Правда для этого пришлось сделать back-annotate, на что теперь компилер предупреждает каждый раз: Ignored all buried location assignments (...) and clique assignments -- Quartus Fitter technology supports pin, I/O cell, EAB, row, column, timing, and logic option assignments. Но разместил, как ему указано было... Смотрю на флорплан - единые в gdf'е функциональные блоки распределены по камню. Такое ощущение, что фиттер вообще не смотрит на то, что должно быть всместе по функциональности. Clique не работает. Впрочем, о последнем компилер предупреждает.... Какие весомые достоинства у этой Quartus Fitter technology должны быть, если при этом нельзя указать Clique и другое.

Не АСЕХ, а FLEX 10KA у меня семейство. 78% - я думал, у меня еще есть возможность для маневра, оказалось - впритык. Каким образом можно разместить входной регистр шины данных в портах ввода вывода? Двигать на флорплане? С временным анализатором разбираюсь...

Воздействие на все линии шины задано группой, поэтому есть уверенность, что оно подается одновременно на все линии. Попробовал - не получается. Клику ассигновал, что подтверждается красной отметкой около регистра и наличием соотв. строки в меню assign/clique... Компилятор клику игнорирует, не выдавая никакого ворнинга, и на флорплане без изменения. Примечательно то, что если сделать back-annotate и снова запустить на компиляцию, идет предупреждение: Ignored all buried location assignments (...) and clique assignments -- Quartus Fitter technology supports pin, I/O cell, EAB, row, column, timing, and logic option assignments.

Здравствуйте! Подскажите начинающему, пожалуйста... ЧТО ИММЕТСЯ EPF 10K30 AQC-208-2, занято 78% LC, Макс+Плюс, графический ввод. Восемь IO-ног используются для ввода 8-битной шины. Ноги взяты не-подряд (для облегчения разводки платы). В графическом редакторе четко прорисована ШИНА. Линии шины приходят на макрофункцию 74273 (Octal D-Type Flipflop with Asynchronous Clear) в целях синхронизации потока входных данных. 60 МГц. ПРОБЛЕМА Симулятор каждую активность на шине сопровождает предупреждениями: Setup time violation at <время>us on register <линия регистра 6.Q>. Все время - одна и таже линия. На Floorplan'е видно, что этот бит регистра - вообще попал в противоположную часть камня. Получается, что Макс-Плюс мою шину не воспринимает шиной.... Что делать? Забить? (на временных диаграммах все в порядке несмотря на ворнинги) Или можно как-то явно указать Макс-Плюсу о том, что-бы он держал эти линии вместе при синтезе/размещении?

2 maior Спасибо!

OFF. Извините, что встрял, просто по "горячим следам" хочется... Что такое ChipScope, SignalTap? Подскажите новичку, пожалуста...

Спасибо, пробую... изучаю новые warning'и от дизайн-доктора... Что такое временной анализатор???? (простите, не знаю) Ищу то, за что может цепляться осцилл. С осциллом сомнения. У него полоса 200 МГц, 2 ГСэмпла/с - клок 60 МГц толком не посмотреть. Тут еще такая фишка в дизайне схемы электрической... Клок на Алтеру подается с ноги микроконтроллера :unsure: , clock output так называемый... имхо надо еще поразбираться с качеством этого сигнала ...

Большое спасибо всем ответившим... Что же тут непонятного? На выходе триггера фаза и должна отличаться от той, что после распространения сигнала по глобальному клоковому дереву. Параметр, на сколько дерево задерживает сигнал, называется "clock latency". Кстати, не факт, что он документирован Смущает то, что задержка распространения клока порядка 4.7 нс, 30% периода исходного клока (EPF10K30...-2). Это же глобальный клок. Особенность и то, что во всех модулях (где посмотрел) задержка клока одна и таже относительно клока в gdf'е верхнего уровня. Проект большой. Конечно может. Причем документировано. Это параметр "clock uncertainty" или "clock skew". То есть разброс времени распространения тактового сигнала от корня дерева по всем его ветвям. Я немного неправильно поставил вопрос... Есть подозрения, что фаза полученного делением глобального клока постоянно меняется, т.е. плавает относительно исходного клока.

Здравствуйте! --ЧТО ЕСТЬ-- FLEX10KA. Графический редактор. Глобальный клок (60 МГц) делю Т-триггером - надо получить новый клок. На выходе Т-триггера стоит примитив GLOBAL. Полученный новый глобальный клок идет на модули нижнего уровня, тоже gdf'ы, где используется по своему прямому назначению. --ПРОБЛЕМА-- Design Doctor предупреждает: 1. Ripple Clock detected starting with ... 2. GLOBAL primitive on node <name> feeds logic -- non-global signal usage may result. --ЧТО ДАЛЬШЕ, ПОДСКАЖИТЕ/ПОПРАВЬТЕ ХОД МЫСЛИ-- 3.Читал хэлп. Сделал вывод, что сообщение ripple clock выдается доктором всегда, когда он видит выход одного триггера заведенный на тактовые входы других триггеров. 4. Читал Report. В разделе Buried logic видел букву "G" в строке с триггером-делителем. Этого достаточно, что-бы быть уверенным в глобальности полученного клока? (продолжение в след. посте - у меня ограничение на размер отправляемых данных) (продожение) --ТАКОЕ ВНИМАНИЕ К САБЖУ, ПОТОМУ ЧТО СМУЩАЕТ-- 5. В симуляторе один и тот-же клок - на выходе триггера-делителя (в верхнем gdf'е) и в модулях, куда он идет (gdf'ах нижнего уровня) - имеет разную фазу. Непонятно почему. 6. По осциллографу (при отладке на столе) есть смутные сомнения - не гуляет ли внутри кристалла фаза у поделенного клока относительно фазы исходного клока. Может ли такое быть в принципе? (Мой осцил. частоту 60 МГц берет с трудом. Точно сказать по нему, к сожалению, нельзя.) Подскажите, пожалуста... ps: Понимаю, что надо работать в Квартусе, и вводить проект текстом. К сожалению пока нет времени на изучение - срочной работы много.

Большое спасибо, уважаемые коллеги, за ваше участие и ваши ответы! Я получил ответ на свой вопрос в полной мере.

А как МоделСим разберется с исходником? У него есть свой синтезатор для целей симуляции? Если да, то где гарантия, что отлаженный результат синтеза МоделСима будет соответсвовать загружаемому в камень результату синтеза Квартуса?

Нет, все неправильно. ModelSim -- это не утилита, это целый пакет (САПР). Это симулятор языков VHDL, Verilog, SystemC. Знаете, что такое симулятор? Он лишь позволяет программно проверить тот алгоритм, которыйбудет реализован в FPGA. К самой FPGA он имеет весьма опосредованноеотношение. 1. А что на входе ModelSim'а - выходной файл компилера, напр. квартуса? 2. Если ModelSim - симулятор, то зачем он нужен... ведь симулятор есть и в Квартусе :blink: . Я поюзал симулятор в Макс-плюсе. В принципе все устраивает, кроме того, что не получилось смотреть сигналы по их именам, не получилось также цеплять пробы за что-то иное кроме пинов флип-флопов и регистров - неудобно. Но в принципе можно с этим жить. Вряд-ли в Квартусе симулятор хуже Макс-плюсного :unsure: . ModelSim лишен этих недостатков?

Да, что-то вроде того. Описываете, скажем, в Квартусе на HDL накой-нибудь элемент (entety) со своими входными(in) и выходными(out) портами. далее создаёте так называемый TestBench файл, в котором на входные порты своего элемента подаёте желаемые тестовые воздействия, запускаете прямо из квартуса ModelSim и смотрите, что будет на выходных портах. При желании можно отследить значение сигналов внутри схемы. Если всё прошло хорошо, возвращаетесь в Квартус. Не могли бы Вы уточнить, правильно ли я понял: 1. ModelSim - утилита, входящая в комплект Квартуса? 2. Созданный entity заливается в кристалл, а тестовые воздействия, определенные в TestBench-файле, подаются прямо на синтезированный модуль в кристалле? 3. Утилита ModelSim позволяет посмотреть реальный выход синтезированного модуля? 4. Какоу-нибудь дополнительное оборудование типа эмулятора/донжла и пр. надо иметь для работы с ModelSim'ом, или достаточно БайтБластераII? 5. ModelSim сам загружает entity в кристалл или требуется программный программатор, например Квартуса? Все Вами перечисленное (классы, динамические массивы и т.д.) используется для ввода проекта и синтезируется компилером? Или же оно используется для целей тестирования?

Большое спасибо за ответы и участие, уважаемые коллеги! Теперь, благодаря вам, я начинаю ориентироваться что к чему и "что с чем едят". Да, конечно. Смотрел ФАКи, и ссылки на другие материалы, видел список книг. Не нашел был правда ответа на вопрос данной темы, поэтому и создал ее. Чтоб соориентироваться и немножко подразобраться перед тем как все начать изучать, читать книги. Спасибо.

Большое спасибо за ответы. Еще одно непонятно. За что сразу браться - Verylog или VHDL? Какое их глобальное отличие? Подойдет ли для полноценной работы с Verylog/VHDL штатный компилер/IDE, например Макс-плюс или Квартус? Нельзя ли еще пару слов по ModelSim.... Это так называется дебагер для ПЛИС?