icyrock

Как успехи? Получили fldpc декодер?

Что будет, если в констреинах написать, что стандарт выхода будет LVCMOS 2.5, а реально подать на ножку VCCIO 3.3 вольт. Девайс не погорит? Плис Xilinx.

Да, это конечно хардкор. Ревизия svn это билет в один конец. "Отменять" ничего нельзя. Ваш метод, по сути, это то же самое что делает автор: насаждает новую ревизию, которая своим видом повторяет старую.

Для руководства разработкой вам конечно не потребуется знать что такое паттерн, передача аргумента по ссылке или глобальный клок. Это все частности. А вот например, чтобы выступить судьей в вечной дрязге железячников и программистов, и принять верное решение вам понадобится все-таки опыт. Если вы не будете понимать, что говорят ваши подчиненные, а говорить они будут на своем языке, дела не пойдут. Надо вообще знать и чувствовать чем дышит и как работает техническая система. Как вы сможете оценить, гибкое ли решение предлагается, нужен ли вам инструмент (а они все дорогущие) о котором уже давно стоны идут и прочее и прочее... Мое мнение: без инженерного бэкграунда успех вашего предприятия меня бы сильно удивил.

Стандарт точен. Я сам проверял (у меня собственная модель) на всех кодовых скоростях.

Не для синтеза, а для верификации, вернее для вспомогательных задач верификации. Ну например: парсеры текстовых файлов csv, xml, не говоря уже о .xls или .doc или хотя бы параметризумый класс "бинарное дерево". Или вывод в текстовые файлы на LaTeX. Все приходится своими руками ваять, потому морщины на лбу и баги...

Тут есть одна опасность. Функции интерфейса по дефолту static, а вот функции класса(который также можно параметризовать) по дефолту automatic. Когда ваша переменная объявленная в функции интерфейса сохранила своё значение с прошлого вызова, и вы об этом не знаете, вас ожидает долгое и мучительное удивление. Рекомендую использовать параметризуемые классы, так как для переменных объявленных в функциях более естественно быть автоматическими.

Тысячу лет назад я возился с платкой ML402 и сделал интерфейс для LCD-экрана. Посылаю вам файлы на Verilog и те пдфки, которыми я руководствовался. Всё работало. Может это наведет вас на какие-то идеи, или разрешит какие-нибудь вопросы. Пардон за стиль кодирования, тогда я ещё совсем ламером был. LCD.v LCD_char.v LCD_interface.v 24_lcd_information.pdf LCM_S01602DTR_M.pdf

Не известна ли вам, уважаемые товарищи, какая-нибудь библиотека классов SystemVerilog, по типу STL в сях, чтобы миллион разных штучек можно было делать (и самому не писать). Не чисто верификационные VMM и OVL, а нечто более универсальное.

На 35 мВ проседало при работе "основной схемы", и это на плате. Что там в ядре делалось - бог весть.

Уровень джиттера удалось снизить до приемлемого. Во первых максимально укоротил пути критических тактов, чтобы они покрывали минимальную часть ПЛИС. А также поддали мощности. Он больше 7.5 ампер жрать не может в принципе. А конденсаторы все согласно рекомендации.

Да, решение довольно суровое, и значительное усложнение схемы. Пульсации питания я не наблюдал, а наблюдал только джиттер тактов, которые к тому же были модулированы по амплитуде в полном соответствии с работой "основной схемы". Пульсации питания я предположил как вариант. К ножкам и не подобраться. Осцилл гиговый.

выходные регистры синтезируются как и где нужно? да клок разведен через глобальные буферы? да видна ли на осциллографе разница между ножками? Если речь о D и S, то не смотрел. И думаю смотреть нет смысла. такты я вижу, и вижу в FPGA Editor, что регистры на месте. если на выходной регистр в качестве данных подать единицу и ноль и посмотреть на получившуюся копию клока, что видно? По такой копии клока я и смотрел (DDR-триггер) feedback как надо и куда надо заведен? да, и кроме того я уже избавился от DCM, просто из соседнего плиса прислали хороший клок. И этот хороший клок всё-равно поганится моей "главной схемой". DCM-ки в уравнении уже нет. Джиттер никуда не устраняется сам по себе. Только если я отключу "основную часть схемы". (её триггера не будут переключаться)

У моего приятеля была такая проблема. Декодер витерби (корка) через 6 часов переставал работать. Оказалась путаница с лицензиями. У него случайно оказалась демонстрационная лицензия. Как только выяснили и сделали полную лицензию всё заработало.

Я смотрю такты православно выведеные через ddr и смотрю осциллографом. А подтверждает наличие джиттера по тактам сбои в системе приема моих выходных данных. А выходные данные мои DS-кодированы. DS-декодер (на приемной стороне) как раз и чувствителен джиттеру.