реклама на сайте
подробности

 
 
2 страниц V  < 1 2  
Reply to this topicStart new topic
> как отключить оптимизацию в Quartus ?, при компиляции убирает нужное
bogaev_roman
сообщение Dec 16 2017, 13:16
Сообщение #16


Профессионал
*****

Группа: Свой
Сообщений: 1 082
Регистрация: 20-10-09
Из: Химки
Пользователь №: 53 082



Цитата(ViKo @ Dec 16 2017, 16:07) *
И еще - lcell-ов у вас там не было? А разброс был. Так отчего тогда такая нелюбовь к lcell, если и без них все гуляет?

У меня нет нелюбви к lcell, просто дополнительная логика лишь добавит временной разброс. Я исключительно против самого подхода использования ресурсов ПЛИС в качестве асинхронной логики, а вещи типа задержать сигнал на столько-то ps или сформировать генератор на логике в 1ГГц очень сложными (хотя и это при определенных условиях возможно).
Цитата
Что хочу сказать. Конечно, там, где можно обойтись синхронной работой, то так и нужно. А где нельзя - там придется втыкать задержки.

Я с Вами полностью согласен, просто лучше заранее подготовиться к возможным последствиям и оценить степень риска. Плюс не известно, что именно хотел ТС - может просто посмотреть, что задержку можно менять с помощью комбинаторной логики.
Go to the top of the page
 
+Quote Post
ViKo
сообщение Dec 16 2017, 13:19
Сообщение #17


Универсальный солдатик
******

Группа: Модераторы
Сообщений: 8 464
Регистрация: 1-11-05
Из: Минск
Пользователь №: 10 362



Ясно. Лучше знать и делать, чем не делать, потому что не знаешь. sm.gif Вот топикстартер - узнал, теперь у него есть выбор.
Go to the top of the page
 
+Quote Post
Sobol'
сообщение Dec 16 2017, 15:49
Сообщение #18


Участник
*

Группа: Участник
Сообщений: 51
Регистрация: 31-07-14
Пользователь №: 82 421



ТС хотел получить задержку тактового сигнала примерно на один лапоть силами означенной CPLD. Партия устройств маленькая, работать будут при комнатной температуре.
ПЛИСина эта уже имеется на борту устройства. И, да, количество инверторов будет подбираться экспериментально для каждой платы.
Да, это такой костыль.
Да, мне это все не нравится.
Да, руководство осознает что творит, но именно оно именно так поставило задачу.
Нет, тактовую логику использовать нельзя.

Еще раз говорю, что мне это все не нравится, но другого пути пока нет.
Lcell-буферы вполне меня устраивают, хотел разобраться с директивами компилятора чисто для общего развития.
Go to the top of the page
 
+Quote Post
bogaev_roman
сообщение Dec 18 2017, 09:55
Сообщение #19


Профессионал
*****

Группа: Свой
Сообщений: 1 082
Регистрация: 20-10-09
Из: Химки
Пользователь №: 53 082



Цитата(Sobol' @ Dec 16 2017, 18:49) *
ПЛИСина эта уже имеется на борту устройства. И, да, количество инверторов будет подбираться экспериментально для каждой платы.

Тогда их положение лучше зафиксировать с помощью ограничений, причем чем короче будет путь, тем разброс будет меньше (для CPLD понятия не имею как можно и можно ли вообще, для fpga - set_location).
Цитата
Еще раз говорю, что мне это все не нравится, но другого пути пока нет.

Если осознание есть, то все получится - успехов.
Go to the top of the page
 
+Quote Post
Sobol'
сообщение Dec 19 2017, 13:41
Сообщение #20


Участник
*

Группа: Участник
Сообщений: 51
Регистрация: 31-07-14
Пользователь №: 82 421



Если вдруг кому интересно.

на чипе epm3064 мерили сейчас реальную задержку осциллографом.
Каждый Lcell увеличивает задержку примерно на 2.5нс.
Цепочка из 10 буферов при комнатной температуре сдвинула входной сигнал на 27ns.
Нагрели ПЛИС до 65 градусов, задержка увеличилась на 2.4ns.
Go to the top of the page
 
+Quote Post
bogaev_roman
сообщение Dec 19 2017, 14:04
Сообщение #21


Профессионал
*****

Группа: Свой
Сообщений: 1 082
Регистрация: 20-10-09
Из: Химки
Пользователь №: 53 082



Цитата(Sobol' @ Dec 19 2017, 16:41) *
Если вдруг кому интересно.

Это интересно, спасибо. А как нагревали чип, если не секрет, и какова температура чипа была при комнатной температуре (или по умолчанию считается комнатной)? Я то сам только в термокамере грел жирные плисухи с термодатчиками, поэтому интересуюсь.
Go to the top of the page
 
+Quote Post
Sobol'
сообщение Dec 19 2017, 15:56
Сообщение #22


Участник
*

Группа: Участник
Сообщений: 51
Регистрация: 31-07-14
Пользователь №: 82 421



Изначально температура была 27 градусов. Грели тем, что под руку попалось. Сегодня под руку попался резистор 1ом и лабораторный источник тока... приложили бедолагу-резистор сверху к ПЛИС и смотрели на осциллографе, как ползет задержка.
Температуру мерили пирометром.

Сообщение отредактировал Sobol' - Dec 19 2017, 15:57
Go to the top of the page
 
+Quote Post
ViKo
сообщение Dec 24 2017, 16:35
Сообщение #23


Универсальный солдатик
******

Группа: Модераторы
Сообщений: 8 464
Регистрация: 1-11-05
Из: Минск
Пользователь №: 10 362



Я тут по своей работе столкнулся с желанием добавить lcell-ов. Конкретно, попробовал 6 шт. Отчитываюсь, что вижу в Chip Planner для EP3C5E144I7N.
Задержка от площадки до входного буфера 0.778 ns
Задержка от входного буфера до первой ячейки 0.668 ns
Задержка в ячейках (мин, тип, макс) 0.127, 0.283, 0.360 ns
Задержка между ячейками (мин, тип, макс) 0.243, 0.255, 0.296 ns
Задержка от последней ячейки до выходного буфера 2.458 ns
Задержка от выходного буфера до площадки 2.286 ns
Общая задержка сигнала от входа до выхода 9.203 ns
Видимо, задержка в буферах зависит от типа логики. Вход был LVDS, выход - стандартный CMOS.
Путь со входа был короче пути на выход. Потому и такая разница в задержках. Вот об этих путях не надо забывать.
Каждая из lcell дает в среднем задержку в 0.5 ns

Это было для медленной 100° модели.
Для медленной -40° модели общая задержка 8.271 ns.
Для быстрой -40° модели общая задержка 4.683 ns.
В-общем, в 2 раза задержка отличается.
Go to the top of the page
 
+Quote Post

2 страниц V  < 1 2
Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 16th July 2018 - 23:38
Рейтинг@Mail.ru


Страница сгенерированна за 0.01039 секунд с 7
ELECTRONIX ©2004-2016