Nemos760

Самое понятие меандра подразумевает скважность равную 2, я поэтому про частоту сигнала разрешения относительно тактовой и спрашивал, если это будет меандр, но с меньшим значением частоты, то в него могут попасть 2 такта. В общем всё нормально, мы об одном и том же, но видимо у меня плохо получилось сформулировать вопрос.

Пробежался для интереса по статье. Ногами не бейте, видимо туплю, но к чему комментарий: Имеется ввиду меандр с тактовой частотой, деленной на 2? А то если подавать любой другой меандр, то вроде set_multicycle_path и уж тем более -setup -end 2 неактуальны

Не cразу понял, что у меня лишнее звено to_integer(DATA) с последующим преобразованием в hex, когда можно было сразу писать x"integer", надо избавляться от старых привычек.

Если с vhdl-2008 проблемы, например, используется Quartus lite, то на крайний случай, чтобы при имплементации не было ошибок, можно присвоить этим портам значения virtual pins.

По сути тоже самое, что функция у Flip-Flop, только в виде модуля и выводит в 16-коде. На вход подаются уже готовые данные из другого модуля (выход мультиплексора, управляемого машиной состояний). Никакой проблемы с засветкой никогда не наблюдал. И да, с функцией было бы удобнее.

Благодарю, видимо нужно лучше курить мануалы и искать на форуме. Подтяжка к VCCIO несколько мешает, придется наверное супервизор по питанию дополнительный поставить.

Всем привет. Вопрос по поводу состояния выводов после включения питания на Cyclone V. В даташите по этому поводу нашел только то, что можно включить подтяжку к питанию (weak pull-up resistor), pull-down можно включить только для JTAG TCK. Так же приведены значения внутренних подтягивающих резисторов до и во время конфигурации (25 кОм). Значит ли это, что после первого конфигурирования ПЛИС соответствующей прошивкой подтягивающие резисторы будут работать при подаче питания до окончания конфигурирования? На всякий случай текст из даташита: А вообще должны ли выводы до завершения конфигурирования находится в Z-состоянии? А то что-то больше походе на то, что идет подтягивание к VCCIO

Интересно, спасибо за программку, обязательно попробую. Я так понимаю программка нужна для собственной сборки Linux. Раньше пробовал только по такому принципу - для готовой сборки под Cyclone V (из мануала Using Linux on the DE1-SoC): 1. Ensure that the MSEL switches on the DE1-SoC have been configured to MSEL[4:0] = 5’b01010. 2. Disable the FPGA-HPS bridges (hps2fpga, fpgs2hps, and lwhps2fpga) using the following commands: • echo 0 > /sys/class/fpga-bridge/fpga2hps/enable • echo 0 > /sys/class/fpga-bridge/hps2fpga/enable • echo 0 > /sys/class/fpga-bridge/lwhps2fpga/enable Explanation: the FPGA-HPS bridges facilitate communication between the HPS and FPGA-side components. Since we are about to (re)program the FPGA with new components, we must first disable these bridges to avoid unpredictable behavior. 3. Load the .rbf into the FPGA device using the command: • dd if=<filename> of=/dev/fpga0 bs=1M where <filename> is the full path to your .rbf file. 4. Re-enable the required FPGA-HPS bridges using the following commands: • echo 1 > /sys/class/fpga-bridge/fpga2hps/enable • echo 1 > /sys/class/fpga-bridge/hps2fpga/enable • echo 1 > /sys/class/fpga-bridge/lwhps2fpga/enable

Возможно я порю чушь, но если напрямую в скрипе uboot отключить мосты через # run bridge_disable потом уже указать, где хранится прошивка, загрузить её, а затем обратно включать мосты через # run bridge_enable_handoff А если уж сложности с device tree, то при желании можно воспользоваться утилитой sopc2dts и даже включить GUI.

Если я не ошибаюсь, fdatool в Mathlab давно умеет генерить фильтры в hdl по шаблону с возможностью выбора параллельной, последовательной или смешанной реализации. КИХ фильтр без расчёта импульсной характеристики, т. е. с готовыми коэффициентами очень прост. Это буфер как элемент задержки и умножители с сумматорами. В своё время пришлось самому писать только из-за того, что в используемом чипе не было аппаратных умножителей и пришлось их делать на логике и под них подстраивать модуль фильтра, правда ещё и места для отчётов не хватало для хранения в регистрах и пришлось ещё всё в озу переносить.

По поводу стандартных библиотек - тут прям аминь. По поводу дробления с коллегой постоянно дисскутируем. Он за более мелкое деление даже без повторного использования, а я не вижу смысла на совсем мелкие сущности разделять. Когда нужно разобраться в чужом проекте и особенно исправить какие-то баги, то мне проще целиком модуль смотреть, а ему наоборот. Если конечно это универсальный модуль типа SPI для работы с каким-нибудь ЦАП, то другой разговор. Комментарии тоже привык сразу на функциональные блоки внутри модуля писать.

Если это камень в мой огород, то я тоже использую numeric_std, но был опыт и с библиотеками signed, unsigned и arith, поэтому и вспомнил. Собственно перестал их использовать, когда похожие эффекты возникли при написании ких-фильтра. Плюс ещё и ограничение, что можно использовать только signed или только unsigned, в общем лучше стандартная, хоть и преобразования иногда нужны дополнительные

А если numeric_std заменить на std_logic_signed? Мне кажется там условие будет всегда выполняться, проверить пока не могу, а интересно. Jenya7 не привёл же весь текст модуля

Просматривал темы, стало интересно, что квартус не ругался. В модуле случайно не была подключена библиотека ieee.std_logic_signed?

Про озу не подумал, спасибо.