NMX

У меня стоит ChipScope 7.1.01i, не думаю что проблема в версии... Это может быть и проблемы окружения (например Java, поскольку ChipScope её использует... не знаю) тем не менее, спасибо за ответы.

Заработало после того, как я в убрал из настроек ядра trigger sequenser. Суть работы trigger sequenser понятна, однако совокупность Match и Trig (т.е. например, M0 -> !M0 (т.е. фронт сигнала); MO:TriggerPort0 == 1) приводят к тому, что диаграмма не отображается. НО при этом в строке статуса пишется !! : Device 0 Unit 0: Triggered, Sample Buffer has 1 samples (0%) Да, действительно такая опция есть, но всё-равно при присутствии триггерной последовательности она не срабатывает Вы не сталкивались с такой проблемой?

Странно, clock на входе есть, а всё-равно диаграмма не отображается... Попробую разобраться, в чем ещё может быть проблема.

Да, на ядро заведён clock с платы 30MGz (т.е. с его входного буфера). Этот же clock подключен к тактирующему входу D-триггера. Может я чего-то неправильно понимаю в условиях срабатывания: Match: trigger1:M0 == 0 должен сработать когда сигнал установится в 0? Вообще, если посмотреть в тему http://electronix.ru/forum/index.php?showt...23&hl=ChipScope, то там указывалась следующее: ...у вас уже есть подключенный СДС файл вам его остается только имплементировать его, запрограммировать и смотреть что происходит на тех контактах которые вы запрограммировали, да если не будет ничего отрисровывать возможно придется поменять старт ап клок на JTAG

Попробовал в целях отладки взять обычный синхронный D-триггер. Соответственно, 1 вход, 1 выход + clk. Добавил в проект с помощью CoreInserter ядро (Повесил порт триггерирования на вход D) Ядро отладчика добавилось нормально, ChipScope Pro Analyzer его детектит. Но какие бы я условия не ставил в разделе "Match" - диаграмма никоим образом не рисуется. Может кто подскажет, в чём дело?

хотя в ISE 7 были исправлены ошибки по сравнению с 6-м, да видимо не все... :( 2makc: Спасибо за советы =)

Привожу простейший фрагмент: library ieee; use ieee.std_logic_1164.ALL; use ieee.numeric_std.ALL; entity top is port ( inp : in std_logic; outp : out std_logic); end top; architecture BEHAVIORAL of top is attribute KEEP : string ; signal out_1, out_2, out_3 : std_logic; attribute KEEP of out_1 : signal is "true"; attribute KEEP of out_2 : signal is "true"; attribute KEEP of out_3 : signal is "true"; component INV port ( I : in std_logic; O : out std_logic); end component; begin INV_1 : INV port map (I => inp, O => out_1); INV_2 : INV port map (I => out_1, O=> out_2); INV_3 : INV port map (I => out_2, O => out_3); INV_4 : INV port map (I => out_3, O => outp); end BEHAVIORAL; Задача состоит вот в чём - раскидать эти инверторы в определённые места кристалла (т.е. фактически создать ограничения)

Спасибо. Инверторы появились (правда только в FPGA-editor). Вопрос: а можно ли сделать, чтобы они появились и в floorplaner'e (например при задании area constraints)?

Необходимо в тестовом проекте использовать несколько инверторов, идущих подряд. Рисую, синтезирую, смотрю на RTL-уровне - всё есть. Однако при размещении на кристалле схема, очевидно, оптимизируется и "лишние" элементы исключаются. Помогите найти необходимую настройку в ISE 7.1, чтобы схема оставалась в первозданном виде