Перейти к содержанию
    

bombastic

Участник
  • Постов

    11
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о bombastic

  • День рождения 17.05.1982

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array

Посетители профиля

900 просмотров профиля
  1. 2DmitryR Спасибо. Проверил MSEL'ы - оказалось что они перепутаны
  2. EP2C35 отказывается загружать конфигурацию из флэшки EPCS64. Схема подключения AS. Измерения показали что после сброса нет никаких шевелений на DCLK и DATA (они всегда в низком состоянии), ноги вроде живы(?), при прозвонке дают 540 Ом и при всём этом флэшка нормально программируется USB Blaster'ом. Что может быть?
  3. У меня такая же фигня, это наверно то что описано в SPURIOUS INTERRUPTS :blink: Не знаю пока каг с этим быть, я сейчас просто в VicDefVectAddr ничего не записываю... А вобще VicDefVectAddr используется для обработки невекторированных прерываний, если у тя все прерывания векторированые то VicDefVectAddr не нужно использовать.
  4. uC/OS-II

    Вчера вот нашел интузиаста, котрый переводит книгу под uCOS-II - lifeslice.narod.ru
  5. Вот поправил os_cpu_a под KEIL... Компилится без ошибок, но за работоспособнсть не могу сказать :unsure: , еще не проверял. Блин файл не прикрепляется поэтому код прям здесь напишу. ;************************************************************************* ; uOS ; The Real-Time Kernel ; Generic ARM Port ; ;************************************************************************* EXTERN DATA (OSRunning) ; External references EXTERN DATA (OSPrioCur) EXTERN DATA (OSPrioHighRdy) EXTERN DATA (OSTCBCur) EXTERN DATA (OSTCBHighRdy) EXTERN DATA (OSIntNesting) EXTERN CODE32 (OSIntExit?A) EXTERN CODE32 (OSTaskSwHook?A) EXTERN CODE32 (OS_CPU_IRQ_ISR_Handler?A) EXTERN CODE32 (OS_CPU_FIQ_ISR_Handler?A) PUBLIC OS_CPU_SR_Save?A ; Functions declared in this file PUBLIC OS_CPU_SR_Restore?A PUBLIC OSStartHighRdy?A PUBLIC OSCtxSw?A PUBLIC OSIntCtxSw?A PUBLIC OS_CPU_IRQ_ISR?A PUBLIC OS_CPU_FIQ_ISR?A NO_INT EQU 0xC0 ; Mask used to disable interrupts (Both FIR and IRQ) SVC32_MODE EQU 0x13 FIQ32_MODE EQU 0x11 IRQ32_MODE EQU 0x12 ;**************************************************************************** ; CRITICAL SECTION METHOD 3 FUNCTIONS ; ;**************************************************************************** AREA OS_CPU_A, CODE, READONLY, ALIGN=2 ; Declare the segment OS_CPU_SR_Save?A MRS R0,CPSR ; Set IRQ and FIQ bits in CPSR to disable all interrupts ORR R1,R0,#NO_INT MSR CPSR_c,R1 MRS R1,CPSR ; Confirm that CPSR contains the proper interrupt disable flags AND R1,R1,#NO_INT CMP R1,#NO_INT BNE OS_CPU_SR_Save?A ; Not properly disabled (try again) BX LR ; Disabled, return the original CPSR contents in R0 OS_CPU_SR_Restore?A MSR CPSR_c,R0 BX LR . . и т.д. . . ;**************************************************************************** ; POINTERS TO VARIABLES ;**************************************************************************** ??OS_TaskSwHook: DD OSTaskSwHook?A ??OS_CPU_IRQ_ISR_Handler: DD OS_CPU_IRQ_ISR_Handler?A ??OS_CPU_FIQ_ISR_Handler: DD OS_CPU_FIQ_ISR_Handler?A ??OS_IntExit: DD OSIntExit?A ??OS_IntNesting: DD OSIntNesting ??OS_PrioCur: DD OSPrioCur ??OS_PrioHighRdy: DD OSPrioHighRdy ??OS_Running: DD OSRunning ??OS_TCBCur: DD OSTCBCur ??OS_TCBHighRdy: DD OSTCBHighRdy END
  6. 2 Катя Если у LPC2106 есть EMC, то думаю можно... C LPC2214 S1D работает без проблем.
  7. 2izerg Алексей Барашков. ICQ: 194864985 ЗАО "Атлас Электроник Групп" г. Санкт-Петербург тел.: (812) 325-51-50 (812) 325-08-57 т/ф.: (812) 325-08-56 www.atel.ru mailto:[email protected] Пообщайся с этим парнем, он занимается поставкой индикаторов и всей приблуды к ним, могут продать один, а если нужно поставят партию.
  8. 2jasper KEIL поддерживает RDI Interface Driver, т.е. J-Link, а J-Link IAR или J-Link Segger эт все равно, они одинаковые.
  9. Frequency counter

    2Shedon Не парься, возми 51, его таймер умеет считать количество импульсов на входе.
  10. Вобщем первые результаты получены... Собрали всё по схеме Generic #1 (см. прикрепленый файл). Испытывали S1D с цветным STN дисплеем на частотах вплоть до 60 МГц (60 МГц на BCLK и CLKI) всё нормально работает, НО чем выше частота на CLKI, тем хуже картинка на дисплее, а чем ниже CLKI тем медленнее скорость работы (возможно чтобы картинка была хорошей нужно изменять соответсвенно FrameRate... х.з.) В результате пока остановились на 30 МГц на BCLK и CLKI, но CLKI поделено на 2 внутренним делителем S1D, т.е. CLKI фактически 15 МГц, при этом задержки в циклах чтения и записи у LPC максимальные. В принципе за скоростью сейчас не гонимся, поэтому все пока устраивает, позже поэксперементируем ещё. ЗЫ: При оживлении этой кучки железа, возникла всего одна проблема, но зато какая... Вобщем почитав описание на LPC и посоветовавшись с народом, мы нарисовали в схеме подключение адресной шины A1 LPC к A0 S1D (16 bit wide memory bank interfaced to 8 bit memory chips или to 16 bit memory chips), но потом оказалось что всётаки нужно было делать A0 к A0 ("cпасибо" Shedon'у негодяю, что был в Москве, когда я три дня разбирался с этим гемороем), в результате адресную шину пришлось перепаивать.
×
×
  • Создать...