реклама на сайте
подробности

 
 
 
Reply to this topicStart new topic
> Логика для блока памяти
artyombn
сообщение Jun 22 2017, 01:20
Сообщение #1





Группа: Участник
Сообщений: 13
Регистрация: 20-05-17
Пользователь №: 97 198



День добрый уважаемые форумчане. Столкнулся с проблемой недопонимания, не могу понять как мне полноценно построить логику для блока памяти. Есть ячейка памяти:
Прикрепленное изображение
.
Необходимо разработать логику для управления блоком, состоящим из 8 ячеек. 1х8. Блок устройства я представил следующим образом:
Прикрепленное изображение

Din - порт для ввода данных.
R/W - Read/Write - чтение/запись.
A0-A1 - входи дешифратора.
CLK - синхроимпульс.

Дешифратор я собрал 2х4 для тестирования схемы (чтобы пока не нагружать дешифратором 3х8)
Прикрепленное изображение

после начал соединять дешифратор с моими ячейками
Прикрепленное изображение

Результат симулирования:
Прикрепленное изображение

Сверху вниз: 1) выход первого порта дешифратора (out 1)
2) выход второго порта дешифратора (out 4)
3) выход схемы (BL)

Разбил по парам выходные импульсы дешифратора, 1 с 4 и 2 с 3 именно по временным диапазонам, т.к. выход у нас один и наложение будет жуткое.
Вот результат по 2му и третьему импульсам:
Прикрепленное изображение

Тест дешифратора на этом закончил. Вроде все работает. Напряжение 1.2435 В, усилители не ставил, поэтому пока что работаю с таким выходным напряжением.
После чего мне нужно внедрить разрешающий сигнал на запись или чтение. Но встает вопрос как это сделать? Мне во время записи нужно чтобы на BL записалось то, что подали на Din, и в этот же момент должно сработать WL для записи, причем нужно проверить отсутствие сигнала на nBL. Затем нужно переключить на чтение и уже запустить проверку на отсутствие сигналов как на BL, так и на nBL в добавку все по такту. Чтоб читалось нужно подать противоположный сигнал записи, и в этот момент подать на WL единицу. WL можем контролировать дешифратором, для этого я его и сделал. А вот разобраться с этим разрешающим сигналом и процессами которые будут происходить внутри всей схемы я не могу. Может есть люди которые смогут помочь разобраться? Ибо время поджимает, а я фиг знает как дальше делать. Спасибо.
Go to the top of the page
 
+Quote Post
pav2051
сообщение Jun 23 2017, 08:04
Сообщение #2


Участник
*

Группа: Участник
Сообщений: 18
Регистрация: 6-04-15
Из: г. Новосибирск
Пользователь №: 86 081



Как то так?

Сигнал SEL вырабатывается дешифратором и выбирает соответствующую ячейку. Сигнал W/R вместе с SEL включает соответствующие буферы на портах ячейки или переводит их в Z-состояние. При этом при чтении сигнал WL всегда в 1, а при записи идентичен тактовому сигналу CLK.


Сообщение отредактировал pav2051 - Jun 23 2017, 08:09
Go to the top of the page
 
+Quote Post

Reply to this topicStart new topic
2 чел. читают эту тему (гостей: 2, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 20th September 2017 - 20:11
Рейтинг@Mail.ru


Страница сгенерированна за 0.01358 секунд с 7
ELECTRONIX ©2004-2016