реклама на сайте
подробности

 
 
2 страниц V   1 2 >  
Reply to this topicStart new topic
> Вопрос к асиководам по async fifo
myq
сообщение Mar 7 2017, 13:22
Сообщение #1


Местный
***

Группа: Свой
Сообщений: 203
Регистрация: 11-05-04
Из: World wide
Пользователь №: 3



Привет, коллеги. Возникла в уменя дискуссия с ASIC'овцем про Async FIFO.
Утверждает, что стандартного Async dual clock FIFO c счётчиками Грея и синхронизаторами недостаточно для стабильной работы.
Моё мнение - достаточно, а если что, надо брать более длинные синхронизаторы.

Что посоветуете, где правда?
Речь, разумеется, не идёт про rad grade и всё такое.


--------------------
IPSA SCIENTIA POTESTAS EST
Go to the top of the page
 
+Quote Post
RobFPGA
сообщение Mar 7 2017, 13:35
Сообщение #2


Знающий
****

Группа: Свой
Сообщений: 913
Регистрация: 23-12-04
Пользователь №: 1 643



Приветствую!

Цитата(myq @ Mar 7 2017, 16:22) *
Привет, коллеги. Возникла в уменя дискуссия с ASIC'овцем про Async FIFO.
Утверждает, что стандартного Async dual clock FIFO c счётчиками Грея и синхронизаторами недостаточно для стабильной работы.
Моё мнение - достаточно, а если что, надо брать более длинные синхронизаторы.

Что посоветуете, ...

Посоветую привести аргументы обоих сторон.

Цитата(myq @ Mar 7 2017, 16:22) *
... где правда?

Точно не в ногах! sm.gif

Удачи! Rob.


Go to the top of the page
 
+Quote Post
_Ivan_33
сообщение Mar 7 2017, 13:44
Сообщение #3


fpga designer
****

Группа: Свой
Сообщений: 559
Регистрация: 20-04-08
Из: Зеленоград
Пользователь №: 36 928



Михаил, привет!

https://habrahabr.ru/post/321674/ вот этот пост интересен, там еще народ в комментариях нашел ошибку у автора и приводит кучу аргументов и ссылок


--------------------
Go to the top of the page
 
+Quote Post
myq
сообщение Mar 7 2017, 14:12
Сообщение #4


Местный
***

Группа: Свой
Сообщений: 203
Регистрация: 11-05-04
Из: World wide
Пользователь №: 3



Цитата(_Ivan_33 @ Mar 7 2017, 16:44) *
Михаил, привет!

https://habrahabr.ru/post/321674/ вот этот пост интересен, там еще народ в комментариях нашел ошибку у автора и приводит кучу аргументов и ссылок

Лексика не понравилась. Resync - правильно, Reclock - допустимо, Retact - это уже какой-то язык с Брайтон-Бич ("Вам чиз как - послайсить или целым писом?" - отвратно же). И потом они утонули, обсуждая изобретённый автором велосипед вместо кода Грея. То ли он про него не знает, то ли знает и не применяет, не охото в это погружаться. Это как начать решать систему уравнений и погрязнуть в дискуссиях о формуле дискриминанта.
"Запись в FIFO одновременно со сбросом...." - а нафига расставлять себе грабли и потом удивляться... Надо просто аккуратно писать код.

p.s.
Надо читать знаменитые 2 pdf от Клиффорда Саммингса, вот код на примере его статей:
http://subversion.assembla.com/svn/ecpe-29...ll_async_fifo.v

Так вот, мой вопрос - этого достаточно для ASIC, или надо что-то ещё. Мой визави утверждает, что _недостаточно_, и надо мониторить FIFO на предмет дублирования и пропадания данных на выходе. Моё короткое мнение - это чушь собачья, т.к. FIFO - это не трёхрегистровый синхронизатор.


--------------------
IPSA SCIENTIA POTESTAS EST
Go to the top of the page
 
+Quote Post
Shivers
сообщение Mar 7 2017, 15:52
Сообщение #5


Знающий
****

Группа: Свой
Сообщений: 591
Регистрация: 11-02-08
Из: Msk
Пользователь №: 34 950



И все же, вопрос непонятен. Что значит - достаточно или недостаточно?
1. Для начала, любая память глубоко внутри полностью асинхронна. Компилятор памяти может ее упаковать по Вашему желанию - с триггерами по адресу, триггерами по входу данных, триггеру по выходу данных, либо вообще безо всяких триггеров. Кроме того, память бывает многопортовая. В Вашем случае, речь видимо идет о двупортовой памяти с двумя взаимо-асинхронными синхронными интерфейсами. Итак, когда с памятью стало понятно, следующий вопрос - управление этой памятью
2. Поскольку контроллер записи в память работает на одном клоке, а контроллер чтения на другом, получаем два асинхронных клоковых домена. Для них справедливо правило - ставить два триггера на любой сигнал, пересекающий границу доменов. В общем случае, это статусы FIFO_Full и FIFO_Empty, но в зависимости от реализации могут быть и другие сигналы.
Делаю вывод, что вопрос касался пункта 2 - сколько триггеров ставить на пересинхронизацию сигналов управления между клоковым доменом записи, и клоковым доменом чтения. Ответ - в общем случае достаточно 2 триггеров, но если частоты под гигагерц, то лучше ставить 3.
Go to the top of the page
 
+Quote Post
Alex11
сообщение Mar 7 2017, 16:16
Сообщение #6


Гуру
******

Группа: Свой
Сообщений: 2 013
Регистрация: 23-10-04
Из: С-Петербург
Пользователь №: 965



Без претензии на теорию, мегафункции FIFO от Altera у меня глючили на CYCLONE 3 постоянно - то не успевают, то двоят, занимают вдвое больше памяти, чем требуется, то еще что-нибудь. Пришлось написать свой без претензий на общность, но на тех же принципах - код Грея в счетчиках, пересинхронизация на 2 триггерах - и о чудо - никаких сбоев и все влезает по объему. Так что, вопрос - что имелось ввиду при разговоре о "достаточно".
Go to the top of the page
 
+Quote Post
myq
сообщение Mar 7 2017, 16:35
Сообщение #7


Местный
***

Группа: Свой
Сообщений: 203
Регистрация: 11-05-04
Из: World wide
Пользователь №: 3



Цитата(Shivers @ Mar 7 2017, 18:52) *
И все же, вопрос непонятен. Что значит - достаточно или недостаточно?
1. Для начала, любая память глубоко внутри полностью асинхронна. Компилятор памяти может ее упаковать по Вашему желанию - с триггерами по адресу, триггерами по входу данных, триггеру по выходу данных, либо вообще безо всяких триггеров. Кроме того, память бывает многопортовая. В Вашем случае, речь видимо идет о двупортовой памяти с двумя взаимо-асинхронными синхронными интерфейсами. Итак, когда с памятью стало понятно, следующий вопрос - управление этой памятью
2. Поскольку контроллер записи в память работает на одном клоке, а контроллер чтения на другом, получаем два асинхронных клоковых домена. Для них справедливо правило - ставить два триггера на любой сигнал, пересекающий границу доменов. В общем случае, это статусы FIFO_Full и FIFO_Empty, но в зависимости от реализации могут быть и другие сигналы.
Делаю вывод, что вопрос касался пункта 2 - сколько триггеров ставить на пересинхронизацию сигналов управления между клоковым доменом записи, и клоковым доменом чтения. Ответ - в общем случае достаточно 2 триггеров, но если частоты под гигагерц, то лучше ставить 3.



Согласен с доводами, считаю ваш ответ -- "достаточно" sm.gif

Цитата(Alex11 @ Mar 7 2017, 19:16) *
Без претензии на теорию, мегафункции FIFO от Altera у меня глючили на CYCLONE 3 постоянно - то не успевают, то двоят, занимают вдвое больше памяти, чем требуется, то еще что-нибудь. Пришлось написать свой без претензий на общность, но на тех же принципах - код Грея в счетчиках, пересинхронизация на 2 триггерах - и о чудо - никаких сбоев и все влезает по объему. Так что, вопрос - что имелось ввиду при разговоре о "достаточно".



В старые и не очень времена у обоих вендоров было много косяков. С DDR-контроллером, PLLями, трансиверами, да бог знает с чем ещё, возможно и с FIFO. Я вот нашёл Sim-Syn mismatch для Xilinx FIFO последних версий (годичной давности). Но в целом я про то, надо ли вводить доп. контроль или нет. Прихожу к выводу, что нет.


--------------------
IPSA SCIENTIA POTESTAS EST
Go to the top of the page
 
+Quote Post
Shivers
сообщение Mar 8 2017, 08:38
Сообщение #8


Знающий
****

Группа: Свой
Сообщений: 591
Регистрация: 11-02-08
Из: Msk
Пользователь №: 34 950



Несколько лет назад сталкивались с тем, что Quartus вставляет собственную логику в контроллер фифо, после чего фифо перестает работать. Название этой логики не помню, но она блокировала чтение из того же адреса, куда велась запись. О вставке этой логики была соответствующая строка в логе: inferred что там. Проблема вылечилась тем, что в настройках Quartus просто запретили вставлять эту логику. После чего все заработало.
Go to the top of the page
 
+Quote Post
dvladim
сообщение Mar 8 2017, 18:58
Сообщение #9


Знающий
****

Группа: Свой
Сообщений: 623
Регистрация: 24-01-07
Из: Воронеж
Пользователь №: 24 737



Цитата(Shivers @ Mar 7 2017, 18:52) *
2. Поскольку контроллер записи в память работает на одном клоке, а контроллер чтения на другом, получаем два асинхронных клоковых домена. Для них справедливо правило - ставить два триггера на любой сигнал, пересекающий границу доменов. В общем случае, это статусы FIFO_Full и FIFO_Empty, но в зависимости от реализации могут быть и другие сигналы.

Вопрос: к счетчикам Грея пересекающим домены это тоже относится?
И ещё вопрос: нет ли требования на разброс задержек между разрядами счетчика при пересечении доменов?
Go to the top of the page
 
+Quote Post
des333
сообщение Mar 8 2017, 20:53
Сообщение #10


Профессионал
*****

Группа: Свой
Сообщений: 1 090
Регистрация: 19-07-08
Из: Санкт-Петербург
Пользователь №: 39 079



Цитата(dvladim @ Mar 8 2017, 21:58) *
Вопрос: к счетчикам Грея пересекающим домены это тоже относится?
И ещё вопрос: нет ли требования на разброс задержек между разрядами счетчика при пересечении доменов?

Думаю, если взять карандаш и бумагу и немного порисовать, то точно найдутся ответы.


--------------------
Go to the top of the page
 
+Quote Post
dvladim
сообщение Mar 9 2017, 07:24
Сообщение #11


Знающий
****

Группа: Свой
Сообщений: 623
Регистрация: 24-01-07
Из: Воронеж
Пользователь №: 24 737



Цитата(des333 @ Mar 8 2017, 23:53) *
Думаю, если взять карандаш и бумагу и немного порисовать, то точно найдутся ответы.

С вашими карандашом и бумагой какие ответы получаются?
Go to the top of the page
 
+Quote Post
des333
сообщение Mar 9 2017, 07:27
Сообщение #12


Профессионал
*****

Группа: Свой
Сообщений: 1 090
Регистрация: 19-07-08
Из: Санкт-Петербург
Пользователь №: 39 079



Цитата(dvladim @ Mar 9 2017, 10:24) *
С вашими карандашом и бумагой какие ответы получаются?


1) да
2) есть


--------------------
Go to the top of the page
 
+Quote Post
Dr.Alex
сообщение Mar 9 2017, 14:23
Сообщение #13


Профессионал
*****

Группа: Свой
Сообщений: 1 366
Регистрация: 5-04-05
Из: моська, RF
Пользователь №: 3 863



Цитата(myq @ Mar 7 2017, 16:22) *
Async FIFO.

Можно узнать что значит Async FIFO?
Фифо с независимыми клоками?

Вообще же вопрос на уровне "достаточно ли иметь голову и 4 конечности чтобы быть человеком".
Фифо это чуть больше чем счётчик грея и синхронизаторы, которые в любом случае есть всегда.
Go to the top of the page
 
+Quote Post
myq
сообщение Mar 9 2017, 14:54
Сообщение #14


Местный
***

Группа: Свой
Сообщений: 203
Регистрация: 11-05-04
Из: World wide
Пользователь №: 3



Цитата(Dr.Alex @ Mar 9 2017, 17:23) *
Можно узнать что значит Async FIFO?
Фифо с независимыми клоками?


Ответ на 1й вопрос в 1м посте:
Цитата(myq @ Mar 7 2017, 16:22) *
... Async dual clock FIFO ...

Да, с двумя независимыми клоками. На что это ещё похоже?

Цитата(Dr.Alex @ Mar 9 2017, 17:23) *
Вообще же вопрос на уровне "достаточно ли иметь голову и 4 конечности чтобы быть человеком".

Не понял, поясните.

Цитата(Dr.Alex @ Mar 9 2017, 17:23) *
Фифо это чуть больше чем счётчик грея и синхронизаторы, которые в любом случае есть всегда.

Спасибокэп.








--------------------
IPSA SCIENTIA POTESTAS EST
Go to the top of the page
 
+Quote Post
Dr.Alex
сообщение Mar 9 2017, 15:03
Сообщение #15


Профессионал
*****

Группа: Свой
Сообщений: 1 366
Регистрация: 5-04-05
Из: моська, RF
Пользователь №: 3 863



Цитата(myq @ Mar 9 2017, 17:54) *
Не понял, поясните.

Спасибокэп.

Так вы сами себе и ответили.
Если очевидно, что фифо это большая конструкция, включающая в себя "синхронизаторы" и "грея" как малые части,
то почему родился такой наивный вопрос?
Go to the top of the page
 
+Quote Post

2 страниц V   1 2 >
Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 20th September 2017 - 19:59
Рейтинг@Mail.ru


Страница сгенерированна за 0.01721 секунд с 7
ELECTRONIX ©2004-2016