rw9uao
Свой-
Постов
117 -
Зарегистрирован
-
Посещение
Репутация
0 ОбычныйИнформация о rw9uao
-
Звание
Частый гость
Посетители профиля
2 392 просмотра профиля
-
Там нет даты, там git-репозиторий. Последний коммит: commit c0fa568bad6eeec692639093fb6d921fc1ec2d81 Author: rpdzkj <rpdzkj> Date: Thu Jul 21 16:06:21 2022 +0800 fix : Error plate type display
-
rw9uao подписался на Allwinner T113-S3
-
коллеги, а где взять SDK посвежее на T113? и непонятно как образ для uSD карты собрать.
-
CC2500 + CPU core
rw9uao ответил rw9uao тема в В помощь начинающему
усложним задачу =) а есть ли CC2500, процессор и УСБ корка в одном чипе? пардон, фигню сморозил. есть же сс2511. -
CC2500 + CPU core
rw9uao опубликовал тема в В помощь начинающему
господа гусары, а есть ли CC2500 и процессор в одном чипе? не хочется городить огород, хочется чтобы и мееелкой платы торчала антенна и проводок с данными. ну еще LDO можно на плате. -
что-то никак не пойму. в даташите пишут о "up to three USARTs", но есть только USART0, который мапится на разные порты. значит USART один? и одновременно на прием на разных портах работать не сможет. так?
-
дубль
-
да все вроде понятно. вот провода, вот регистры, вот гаечки. а теперь постройте космический корабль. и все-таки. вот есть модуль работы с СРАМ, я к нему хочу обращаться из 3-х мест. как это сделать? как передавать параметры между модулями и не занимать ноги ФПГА на эти параметры? например, в коде выше в модуле module qwer(v0, v2); output v2 не выводить на ноги.
-
за книжку спасибо, просто учебник по верилогу не укладывается никак. от курсов Каршенбойма хоть какое-то понимание.
-
видимо два, но с разными параметрами. после С на микроконтроллерах верилог в голову трудно ложится. а в function я так понимаю портами ввода-вывода воспользоваться не удастся, да?
-
однако на электрониксе совсем перестали пинать чайников в нужное направление. пнули бы "кури гугль про parameter". module qwer(v0, v2); parameter i = 0; input v0; output reg v2; always if (i == 0) v2 = v0; else v2 = 0; endmodule module main(a1, a2, o3); input a1; output a2, o3; assign a2 = a1; qwer #(0) module1(a1, a2); qwer #(1) module2(a1, o3); endmodule вопрос конкретно такой - модуль "qwer" будет создан 1 раз или 2?
-
verilog глобальные переменные
rw9uao опубликовал тема в Языки проектирования на ПЛИС (FPGA)
вот есть у меня SRAM, доступ к которой мне нужен из трех модулей. я в каждом модуле описываю шину адреса, шину данных и управление. можно как-то весь этот текст написать один раз? я понял что можно сделать отдельный модуль для работы с СРАМ. теперь затык, я в root модуле объявляю этот модуль: sram my_sram(ADDR, DATA, ляля-тополя) а как к нему обращаться из других модулей? еще вопрос, я хочу из одного модуля в другой передать переменную или флаг, как ее описать, чтобы она не выводилась на ноги ФПГА? -
ну если у вас с ресетом чудеса - то, возможно, что на DBGU нифига и не будет. а по идее, там процессор поздороваться должен.
-
в UART или DBGU, простите, осциллографом тыкали?