Wilde

Пишите мне a.wildest[ат]yandex.ru Алексей

>>Ошибочка. ROC - это блок которого на самом деле нет. Согласен в кристалле такого примитива нет. Но прошитая схема работает будто он есть. Какими механизмами это достигается я незнаю. Если кто знает поделитесь. вероятно отдельного сигнала нет, просто в триггеры заносится их начальное состояние при загрузке конфигурационного файла. а сообщение касалось именно начального ресета

>>это типа 1ГГц выходит - FPGA должна быть довольно быстрой а алгоритм >>простым - иначе можешь не успеть. Плис на таких внутренних частотах пока не работают, а вот внешние каналы связи, например у VIRTEX4 запросто. Все уже будет зависить от алгоритма. И внутренние частоты порядка сотни МГЦ тебя вполне устроят.

Лучше пользоваться "конструкторами кода" Когда по графу или блоксхеме алгоритма синтезируется код. Так меньше ошибок. А вообще при достаточном опыте HDL позволяют намного быстрее проектировать. Причем, думаю все так делают, топ проекта в редакторе схем, сами модули - на HDL.

HDLDESIGNER+MODELSIM

Можно умножить на A и разделить на B. где B- степень двойки, B/A ~=необходимому делителю. Если особо точность не требуется можно так сделать.

Ничего не делать, это нормальная ситуация.

Вероятно ты что то путаешь. Система работает так: значение линии записывается в память в момент фронта клока(1). Отображается это как изменение сигнала в середине тактового интервала. Сам клок смотреть чипскопом бессмыслено. если надо посмотреть этот клок, нужно использовать более быстрый тактовый сигнал, от которого тактировать чипскоп. Этот новый сигнал должен быть более, чем в 2 раза быстрее первоначального внутреннего такта. Главное не забыть принцип (1).

VHDL и Verilog обычно оба поддерживаются. В документации по LEOSP и Synopsis приводятся примеры кодов на обоих языках. Не работал с VERILOG однако есть мнение, что Verilog более запутанный, VHDL проще, однако менее компактный. В общем, бросай монетку :)

В XILINX есть возможность автомотического сброса при закгузке конфигурационной последовательности в кристалл В библиотеке UNISIM такой блок называется ROC(reset on config). просто заводишь сигнал сброса не на внешний порт а на выход ROC.

Непонятно зачем такой строб нужен, если по этому стробу происходит работа с сигналом на некоторой шине, ну например запись с нее я бы сделал так: этот длительный сигнал подал бы на цепочку из триггеров (те сдвиговый регистр). Сигнал на шине пропустил бы по цепочке такой же длины. По внутреннему синхросигналу происходит сдвиг в обеих цепочках. Как только на выходе предпоследнего триггера сигнала 0, формируется строб, захлопывающий данные на выходе последнего триггера шины. В следующем такте происходит захлопывание. Цепочка из триггеров может иметь длину 2 и более, я бы взял 3 -4, тк. твой внутренний такт вероятнее всего асинхронен с внешними сигналами и может возникнуть метастабильное состояние .