[NeoN 0]

Собственно ворос, как обратиться к i-тому бита j-того вектора массива.

 

Такой вариант работает, но выглядит странновато:

reg [n:0] x[m:0];

wire y;

wire [n:0] tmp;

assign tmp = x[j];

assign y = tmp;

 

А такой не работает, естественно:

reg [n:0] x[m:0];

wire y;

assign y = x[j];

[Серокой 0]

А такой не работает, естественно:

reg [n:0] x[m:0];

wire y;

assign y = x[j];

<{POST_SNAPBACK}>

 

У меня в ModelSim прокатывает такой вариант, надо было в цикле побайтно читать из массива:

 

reg  [63:0] prog_line [0:99];
<...>
A = prog_line [i] [63:56];

 

А вот NCSim под Линуксом такое уже не переварил, пришлось написать так:

 

reg  [63:0] prog_line [0:99];
reg  [63:0] prog_line_0;
<...>
prog_line_0 = prog_line [i];
A = prog_line_0 [63:56];

 

По крайней мере хоть это и странно выглядит, но такой вариант имеет больше шансов работать на понимающих верилог компиляторах. Только у меня без assign, это reg, а не wire.

[lexx 0]

Обычно такой вопрос не стоит, при синтезе модели конструкция массива будет аналогоична массиву памяти, доступ к отдельным битам памяти невозможен, только через запись в промежуточный буфер.

[Doka 1]

assign y = x[j];

<{POST_SNAPBACK}>

 

а разве верилог позволяет указывать переменные границы массива в правой части оператора присваивания?..

[yes 5]

а разве верилог позволяет указывать переменные границы массива в правой части оператора присваивания?..

 

могу сказать про верилоги "до 2000" -

там с массивом нужно либо через

assign

либо в цикле присваивать регистру "строку" из массива и работать с ней

 

в обоих случаях никакой дополнительной логики не синтезируется.

 

а в верилогах 2000-2003 вроде есть какие-то манипуляции с массивами

[cdg 0]

А такой вариант не пробовали?

 

reg [n:0] x[m:0];

wire y;

 

assign y = x[j*(m+1)+i];

 

при желании [j*(m+1)+i] можно в функцию вынести

[NeoN 0]

Это не то - x[] в данном случае будет иметь тип вектора размероности n:0, т.е. присвоение будет брать только младший бит каждого вектора массива.

[cdg 0]

Пардон! Поспешил! Тогда с использованием сдвига:

 

reg [n:0] x[m:0];

wire y;

 

assign y = (x[j*(m+1)])>> i;

[NeoN 0]

Опять поспешил :)

 

Прокатывает такая конструкция, но с кучей warning'ов:

 

assign y = x[j]>> i;

[cdg 0]

Это и имелось в виду :) :) :) , а что за варнинги и кто их выдает (программа?)

[skv 0]

Такой вариант работает, но выглядит странновато:

reg [n:0] x[m:0];

wire y;

wire [n:0] tmp;

assign tmp = x[j];

assign y = tmp;

 

И ничего странного в этом нет. Это единственный на данный момент вариант, который будет работать везде. Объяснение этому - стандарт Verilog. Нельзя присвоить часть бит одного элемента массива. Только элемент в целом. Это касается и регистров и шин.