[Ant_m 0]

Требуется сделать трассировку DDR3, для чего необходимо учесть задержки распространения сигналов внутри корпуса микросхемы - FPGA.

Для FPGA имеется IBIS модель и модель корпуса (package IBIS).

 

Может ли PCB Editor расчитывать задержку используя для этого package IBIS модель, или нужно задавать PIN_DELAY? И нужно ли ставить галку в Constrain manager, если используется IBIS модель?

 

Доки читал, но внятного ответа не нашел...

 

[Uree 1]

Вписывайте PIN_DELAY, эта галочка как раз их и включает в проверку длин.

[Ant_m 0]

Вписывайте PIN_DELAY, эта галочка как раз их и включает в проверку длин.

Для FPGA, допустим, я смогу вписать эти значения. А для памяти DDR3 откуда их брать? В то, что у памяти длинна проводков от кристалла до выводов одинакова мне не верится...

 

Еще смущает вот что, Virtex 6 UG406 p.125:

The trace lengths described here are for high-speed operation and can be relaxed

depending on the target bandwidth requirements of the application. The package delay

should be included when determining the effective trace length. The most accurate and

recommended method for determining the delay is to use the L and C values for each pin

from the IBIS models. The delay value is determined as the square root of (L × C).

Alternatively, a less accurate method is to use the PARTGen utility.

 

The PARTGen utility generates a PKG file that contains the package trace length in microns

(μm) for every pin of the device under consideration.

 

[Uree 1]

Не мешайте все в кучу - IBIS используется при моделировании, с учетом pin_delay, емкости/индуктивности пинов и т.д. В констрейны параметры из IBIS не входят. Либо вписывайте отдельно, либо добавляйте на уровне библиотеки, это без разницы.

[Ant_m 0]

В констрейны параметры из IBIS не входят.

Тогда мне совершенно непонятно - зачем PCB editor при каждом касании проводника (add, slide, tune) лезет к библиотеке моделей devices.dml, в которую включены модели IBIS?

[Uree 1]

Потому что XNet определены с помощью моделей, а они могут входить в состав констрейнов. Вот и проверяет постоянно.

А в хэлпе правильно написано - временная задержка при моделировании определяется с помощью L/C, но констрейны, как правило, описаны через длины.

И да, в наших дизайнах с DDR3 PIN_DELAY для процов описан, а для чипов памяти нет. Почему - непонятно, но так есть. Возможно действительно эти длины выравнены на уровне чипа памяти, особенно учитывая его мелкий размер. А вот в проце макс. разница доходит до 12мм(это в группе, в целом еще больше), при том что в констрейнах задано выравнивание в 8мм.

[Ant_m 0]

Похоже что действительно придется добавлять PIN_DELAY :( Повозился с моделями: добавлял-удалял корпуса, заставил пересчитать buffer delay для pin - в constrain manager ничего не изменяется.

 

[vpd 0]

Ant_m

 

По-моему, Вы не там блох ловите. :) Задержка распространения сигнала по порядку величины 5-6 пс/мм, то есть даже при разбросе в 12 мм (в процессоре) - это всего 60-70 пс. На основной частоте порядка 500 МГц, период тактовой частоты - 2000 пс. то есть это 3% всего. Вы вот на какую частоту тактирования FPGA рассчитываете? Что-то я не видал пока, чтобы FPGA дотягивали до скоростей памяти, как правило они заметно тормознее памяти.

[Ant_m 0]

Hoodwin

В DDR3 некоторые группы сигналов требуют выравнивания между собой с точностью 5-20ps.

Если нужны подробности, то читайте например app note micron TN-41-08. В этом документе, в конце, есть подробно расписанные временные бюджеты.

[vpd 0]

1) так это для каких частот то?

2) нужно иметь ввиду, что общие рекомендации везде и всегда идут на грани со здравым смыслом. ну а дальше каждый сам себе злобный буратино.

[Uree 1]

Да в том и беда, что когда говорим о DDR3, то речь идет о 1866 или 2133 МГц. Низшие значения не так интересны. И тут реально начинается ловля блох...

[vpd 0]

1) Ну, не надо путать data rate и тактовую частоту. Я говорил про частоту, а она вдвое меньше.

2) Так это верно для связи DDR3 - <какой-нибудь новый чипсет от Intel> или DDR3 - <какой-нибудь новый процессор>.

А автор начал тему, упомянув DDR3 в контексте FPGA. А там таких частот сроду не было!

Вот, например, общие сведения для Альтеры по всем семействам.

Как раз что-то порядка 500 МГц на сегодня и есть. Обещают ближе к 1ГГц для новых стратиксов 5, но это когда будет то...

 

Я вот подключал DDR2 к Cyclone III, для скорости порядка 200/400. Работает, хотя я не заморачивался с выравниваниями длин. Специально их не портил, конечно, но разброс где-то в 10-15 мм там есть.

[Uree 1]

На ДДР2 мы тоже не заморачивались выравниваниями. И так все жилО. А вот на ДДР3 все куда хуже.

Кстати, Virtex-7 например DDR3-1866 тянет, вдруг у автора как раз она.

[vpd 0]

Так вроде 7 семейство у Xilinx не вышло еще. Я вот жду Kintex-7 или Artix-7, а то пока не к чему Hyperlink от TI цеплять. А TI-то вообще разошлись - 4 пары по 12.5 Gbps каждая, в сумме один линк на 50 Gbps. Альтеры отпали сами собой... Но Kintex существует пока только в видеороликах и общих проспектах... Во всяком случае заказать девборду с ним что-то не получилось...

[Ant_m 0]

Так вроде 7 семейство у Xilinx не вышло еще.

Свежие новости с полей: Virtex-7 начали отгружать

 

По теме: У меня в проекте память 1333МТ.

В документе от micron обсчитывается память меньшей частоты(1066) если точность выравнивания трасс 15пс, то запас получается равным 33пс. (20 стр.) У виртекса длинна большей части соединений колеблется от 4 до 10мм. А 33пс это примерно 5мм. Если не учитывать соединения от кристалла до корпуса, то все выравнивания на плате идут лесом...

 

Соблюдать эти рекомендации или нет, это ваше дело. Но тогда не нужно удивляться что "что-то работает не так". :laughing: