реклама на сайте
подробности

 
 
17 страниц V   1 2 3 > »   
Reply to this topicStart new topic
> 2018 Вопросы начинающих , Для версий AD17 и младше
Sanchosd
сообщение Jan 29 2018, 08:18
Сообщение #1


Частый гость
**

Группа: Участник
Сообщений: 141
Регистрация: 3-05-09
Из: Москва
Пользователь №: 48 602



Цитата(Constantin @ Jan 26 2018, 01:01) *
Сейчас не вспомню, кто подсказал эту серию статей:

https://blogs.mentor.com/tom-hausherr/blog/...library-part-2/

Там ЕМНИП 19 частей - очень хорошо изложена логика выбора сетки для размера площадок и их шага. И всей геометрии компонента.


Спасибо! Сейчас погляжу, что там такое!

ЗЫ: может пора ветку "Вопросы 2018 открывать", а то уже 94-я этой темы.
Пардон, если не в свое дело лезу)

Сообщение отредактировал Sanchosd - Jan 29 2018, 08:20
Go to the top of the page
 
+Quote Post
Gluk
сообщение Jan 29 2018, 10:28
Сообщение #2


Частый гость
**

Группа: Участник
Сообщений: 91
Регистрация: 4-04-16
Пользователь №: 91 157



Цвета в редакторе плат, тьфу блин!

Такое дело - настраиваем цвета и сетку на плате как-то (или оставляем по-умолчанию). Открываем чужой файл, при рисовании которого сетка была точками, а не линиями и цвет сетки какой-то угарный. Эти цвета сохраняются! Переходим в свой файл и цвет сетки и платы переключается на цвет из чужой платы! Это как-то лечится или страдать вечно? 16.1
Go to the top of the page
 
+Quote Post
Димон Безпарольн...
сообщение Jan 29 2018, 18:20
Сообщение #3


Знающий
****

Группа: Участник
Сообщений: 689
Регистрация: 29-11-10
Пользователь №: 61 247



Как создать правило, чтобы на зазоры Board Outline Clearence не проверялись слои шелкографии?
Go to the top of the page
 
+Quote Post
Lehin_05
сообщение Jan 30 2018, 06:21
Сообщение #4


Частый гость
**

Группа: Свой
Сообщений: 147
Регистрация: 4-06-07
Пользователь №: 28 156



Цитата(Димон Безпарольный @ Jan 29 2018, 21:20) *
Как создать правило, чтобы на зазоры Board Outline Clearence не проверялись слои шелкографии?

прописать в правиле BoardOutlineClearance: All Xor OnSilkscreen.

Тогда правило будет проверять все, кроме шелкографии.
Go to the top of the page
 
+Quote Post
Димон Безпарольн...
сообщение Jan 30 2018, 20:12
Сообщение #5


Знающий
****

Группа: Участник
Сообщений: 689
Регистрация: 29-11-10
Пользователь №: 61 247



Цитата(Lehin_05 @ Jan 30 2018, 09:21) *
прописать в правиле BoardOutlineClearance: All Xor OnSilkscreen.

Тогда правило будет проверять все, кроме шелкографии.

Или так:


Go to the top of the page
 
+Quote Post
Димон Безпарольн...
сообщение Jan 31 2018, 17:43
Сообщение #6


Знающий
****

Группа: Участник
Сообщений: 689
Регистрация: 29-11-10
Пользователь №: 61 247



Как правильно задавать области запрета прокладки дорожек у элементов в PCB библиотеки?
Go to the top of the page
 
+Quote Post
Владимир
сообщение Jan 31 2018, 18:54
Сообщение #7


Гуру
******

Группа: Модераторы
Сообщений: 11 521
Регистрация: 25-03-05
Из: Минск
Пользователь №: 3 671



Объекты на слое KeepOut (Для всех слоев)
Объекты на слое со свойством KeepOut (Для данного слоя)
В последних версиях запреты настраиваются отдельно для Track И т.п.
Go to the top of the page
 
+Quote Post
Master_MW
сообщение Feb 1 2018, 07:40
Сообщение #8


Местный
***

Группа: Свой
Сообщений: 200
Регистрация: 18-12-08
Из: Беларусь, Минск
Пользователь №: 42 590



Доброго времени суток! Вопрос скорее всего в эту ветку.

Суть проблемы в следующем: Открываю один из старых проектов (AD17) где нужно внести изменения , компилирую.

При компиляции выдает ошибку "Dublicate Net Names Wire _имя цепи_"

Имя цепи указано при помощи Net Label. Так, например Net Label CAN_H , стоит на двух листах (на разъеме и драйвере) . И ругается. Полная перерисовка не помогает. В чем может быть дело?


--------------------
Отсуствие единых стандартов всегда будет мучать человечество.
Go to the top of the page
 
+Quote Post
Владимир
сообщение Feb 1 2018, 08:11
Сообщение #9


Гуру
******

Группа: Модераторы
Сообщений: 11 521
Регистрация: 25-03-05
Из: Минск
Пользователь №: 3 671



1 Ищите лишний пробел или написание СА рсскими(английскими). А проще Сопи пасте Netlabel
2 Если не помогает -- В настройках проекта ищите (скорее всего у вас все Global)
если иерархия -- там надо смотреть внимательней
Go to the top of the page
 
+Quote Post
Sanchosd
сообщение Feb 1 2018, 08:23
Сообщение #10


Частый гость
**

Группа: Участник
Сообщений: 141
Регистрация: 3-05-09
Из: Москва
Пользователь №: 48 602



Друзья, скажите. а кто-то использует SolidWorks Modeller для Альтия?
Если да, то где можно почитать как им пользоваться?
Go to the top of the page
 
+Quote Post
Master_MW
сообщение Feb 1 2018, 08:26
Сообщение #11


Местный
***

Группа: Свой
Сообщений: 200
Регистрация: 18-12-08
Из: Беларусь, Минск
Пользователь №: 42 590



Копипастинг не помогает. Неты все названы на английской раскладке и проблемы со всеми нет лейблами одной цепи, но расположенными на различных листах. Названия нет лейблов 100 процентов одинаковые на английской раскладке без пробелов

Может подскажете, что именно надо рыть в настройках?


--------------------
Отсуствие единых стандартов всегда будет мучать человечество.
Go to the top of the page
 
+Quote Post
Владимир
сообщение Feb 1 2018, 11:03
Сообщение #12


Гуру
******

Группа: Модераторы
Сообщений: 11 521
Регистрация: 25-03-05
Из: Минск
Пользователь №: 3 671



Значит на линии взвимосвязи присутсвуют разноименные Netlabel
Ищите.
Go to the top of the page
 
+Quote Post
peshkoff
сообщение Feb 1 2018, 12:34
Сообщение #13


люблю бегать и орать
*****

Группа: Свой
Сообщений: 1 661
Регистрация: 28-04-07
Из: ЮБутово@Москва.ru
Пользователь №: 27 376



Цитата(Master_MW @ Feb 1 2018, 10:40) *
Доброго времени суток! Вопрос скорее всего в эту ветку.

Суть проблемы в следующем: Открываю один из старых проектов (AD17) где нужно внести изменения , компилирую.

При компиляции выдает ошибку "Dublicate Net Names Wire _имя цепи_"

Имя цепи указано при помощи Net Label. Так, например Net Label CAN_H , стоит на двух листах (на разъеме и драйвере) . И ругается. Полная перерисовка не помогает. В чем может быть дело?


зависит от типа проекта (иерархия/плоский и т.д.)

у вас есть порты на схеме?
Go to the top of the page
 
+Quote Post
Master_MW
сообщение Feb 1 2018, 13:37
Сообщение #14


Местный
***

Группа: Свой
Сообщений: 200
Регистрация: 18-12-08
Из: Беларусь, Минск
Пользователь №: 42 590



Цитата(Владимир @ Feb 1 2018, 14:03) *
Значит на линии взвимосвязи присутсвуют разноименные Netlabel
Ищите.

Да осмотрел все. Разноименности нет. Лан, буду копать, если выясню причину, отпишусь здесь.

Цитата(peshkoff @ Feb 1 2018, 15:34) *
зависит от типа проекта (иерархия/плоский и т.д.)

у вас есть порты на схеме?


Портов на схеме нет. А как посмотреть какой именно тип проекта? Или это определяется только наличием на схеме sheet entry, sheet symbol и портов?


P.S. Поправка:

Косяк нашел на одном из 8-ми листов схемы закрался порт вне рабочей зоны листа схемы выкуривал через навигатор, из-за замылившихся глаз не сразу заметил. Отсюда и всплывали проблемы. Спасибо за помощьsm.gif


--------------------
Отсуствие единых стандартов всегда будет мучать человечество.
Go to the top of the page
 
+Quote Post
peshkoff
сообщение Feb 2 2018, 06:33
Сообщение #15


люблю бегать и орать
*****

Группа: Свой
Сообщений: 1 661
Регистрация: 28-04-07
Из: ЮБутово@Москва.ru
Пользователь №: 27 376



Цитата(Master_MW @ Feb 1 2018, 16:37) *
Да осмотрел все. Разноименности нет. Лан, буду копать, если выясню причину, отпишусь здесь.



Портов на схеме нет. А как посмотреть какой именно тип проекта? Или это определяется только наличием на схеме sheet entry, sheet symbol и портов?


P.S. Поправка:

Косяк нашел на одном из 8-ми листов схемы закрался порт вне рабочей зоны листа схемы выкуривал через навигатор, из-за замылившихся глаз не сразу заметил. Отсюда и всплывали проблемы. Спасибо за помощьsm.gif


Тип проекта настраивается в свойствах проекта Project\Options\Options
Если сами ничего не правили, то у вас, скорее всего, стоит автоматик
тогда альтиум считает, что проект плоский - флат, если нет портов.
если порты есть, то иерархия. в этом случае он цепи соединяет через порты и одинаковые нетлейблы на разных листах считаются разными цепями , если не соединены портами.
Go to the top of the page
 
+Quote Post

17 страниц V   1 2 3 > » 
Reply to this topicStart new topic
7 чел. читают эту тему (гостей: 7, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 28th May 2018 - 09:37
Рейтинг@Mail.ru


Страница сгенерированна за 0.01005 секунд с 7
ELECTRONIX ©2004-2016