реклама на сайте
подробности

 
 
2 страниц V   1 2 >  
Reply to this topicStart new topic
> Как правильно затактировать весь проект при иголке на входном клоке?, Spartan6 - DCM? Reset?
_4afc_
сообщение Jul 11 2018, 12:49
Сообщение #1


Профессионал
*****

Группа: Свой
Сообщений: 1 259
Регистрация: 13-10-05
Из: Санкт-Петербург
Пользователь №: 9 565



Есть проект где входной клок тактирует все триггеры Spartan6.

Боюсь, что при иголке от генератора - одни триггеры защёлкнуться, а другие - нет.

Существует какой-то способ почистить входной клок? Может его через DCM пропустить?

Можно ли при сбое клока - сбросить весь проект?
Go to the top of the page
 
+Quote Post
MegaVolt
сообщение Jul 11 2018, 12:52
Сообщение #2


Знающий
****

Группа: Свой
Сообщений: 765
Регистрация: 3-01-05
Из: Минск
Пользователь №: 1 783



Цитата(_4afc_ @ Jul 11 2018, 15:49) *
Есть проект где входной клок тактирует все триггеры Spartan6.

Боюсь, что при иголке от генератора - одни триггеры защёлкнуться, а другие - нет.

Существует какой-то способ почистить входной клок? Может его через DCM пропустить?

Можно ли при сбое клока - сбросить весь проект?
Большой вопрос что это за генератор такой с иголками.

Но если хочется защититься то тогда обычный делитель на 2. С выхода которого и брать клок.

Если понижать частоту нельзя то да pll-ка должна спасти. Плюс у неё есть выход годности частоты. И если частота не годная то этим же сигналом можно всё и сбросить.
Go to the top of the page
 
+Quote Post
iosifk
сообщение Jul 11 2018, 13:02
Сообщение #3


Гуру
******

Группа: Модераторы
Сообщений: 4 004
Регистрация: 8-09-05
Из: спб
Пользователь №: 8 369



Цитата(_4afc_ @ Jul 11 2018, 15:49) *
Может его через DCM пропустить?
Можно ли при сбое клока - сбросить весь проект?

У DCM есть выходной сигнал LOCK. Он станет 1, когда происходит захват частоты. Его берут по "ИЛИ" (с учетом активных уровней в проекте) со сбросом и далее разводят по проекту.
Да, об этом уже написали, но все же...


--------------------
www.iosifk.narod.ru
Go to the top of the page
 
+Quote Post
Bad0512
сообщение Jul 13 2018, 05:17
Сообщение #4


Знающий
****

Группа: Свой
Сообщений: 802
Регистрация: 11-05-07
Из: Томск
Пользователь №: 27 650



Цитата(MegaVolt @ Jul 11 2018, 19:52) *
Но если хочется защититься то тогда обычный делитель на 2. С выхода которого и брать клок.

Совет - говно. Это гарантируемый gated clock и весь геморрой, что с этим связано.

Go to the top of the page
 
+Quote Post
Dmitriyspb
сообщение Jul 13 2018, 05:47
Сообщение #5


Местный
***

Группа: Свой
Сообщений: 397
Регистрация: 21-11-12
Из: Россия г. Санкт-Петербург
Пользователь №: 74 498



Цитата(_4afc_ @ Jul 11 2018, 15:49) *
Есть проект где входной клок тактирует все триггеры Spartan6.

Боюсь, что при иголке от генератора - одни триггеры защёлкнуться, а другие - нет.

Существует какой-то способ почистить входной клок? Может его через DCM пропустить?

Можно ли при сбое клока - сбросить весь проект?


На входе !!обязательно!! нужно поставить DCM. Не из-за опасений по поводу "иголок", а для получения гарантированных тактов и сигнала сброса (как его заводить см. пост iosifk).
Следует так же помнить, что полученные сигналы тактов и сброс следует использовать во всех блоках проекта.
В таком случае если на тактовом входе ПЛИС появляются разного рода помехи, тогда DCM перестает захват частоты и падает LOCK и вся логика ПЛИС сбросится. Следовательно, если у Вас проект описан с глобальными тактовыми цепями и везде учитывается сигнал сброса, то в таком случае если сброса нет, тогда все работает так как вы описали и не придётся задумываться об иголках и т.п.


--------------------
Победа - это когда N раз упал и N+1 раз встал.
Go to the top of the page
 
+Quote Post
RobFPGA
сообщение Jul 13 2018, 06:19
Сообщение #6


Профессионал
*****

Группа: Свой
Сообщений: 1 198
Регистрация: 23-12-04
Пользователь №: 1 643



Приветствую!

DCM это не волшебная пилюля от все болячек клока! Он не спасает от иголок, одиночных сбоев и при изменении частоты на входе. Это не PLL!. К тому же вывод lock может и не падать если на входе прошла иголка по клоку или период поплыл, особенно в DCM старых семейств Xilinx.
Поэтому желательно добивается чистоты клока на входе - ставить внешний clok cleaner на базе PLL. Или использовать внутренную PLL - если качества входного клока будет достаточно для ее надежной работы.
Ну и пытается контролировать качество входного клока самому - делая измеритель периода входного клока. Но для этого нужен стабильный независимый клок. Круг замкнулся sm.gif

Удачи! Rob.
Go to the top of the page
 
+Quote Post
Tpeck
сообщение Jul 13 2018, 07:38
Сообщение #7


Местный
***

Группа: Свой
Сообщений: 304
Регистрация: 14-03-06
Пользователь №: 15 243



Цитата(_4afc_ @ Jul 11 2018, 15:49) *
Боюсь, что при иголке от генератора - одни триггеры защёлкнуться, а другие - нет.

Что значит иголки?
Go to the top of the page
 
+Quote Post
MegaVolt
сообщение Jul 13 2018, 07:54
Сообщение #8


Знающий
****

Группа: Свой
Сообщений: 765
Регистрация: 3-01-05
Из: Минск
Пользователь №: 1 783



Цитата(Bad0512 @ Jul 13 2018, 08:17) *
Совет - говно. Это гарантируемый gated clock и весь геморрой, что с этим связано.

С какого это перепугу gated clock? Кто мешает завести клок после триггера на BUGF? Работать будет как часики.

Цитата(Tpeck @ Jul 13 2018, 10:38) *
Что значит иголки?
Короткий паразитный импульс. Обычно возникает в виду разного времени рапространения сигналов до входов логики.. Например так:

Go to the top of the page
 
+Quote Post
Dmitriyspb
сообщение Jul 13 2018, 09:40
Сообщение #9


Местный
***

Группа: Свой
Сообщений: 397
Регистрация: 21-11-12
Из: Россия г. Санкт-Петербург
Пользователь №: 74 498



=)


--------------------
Победа - это когда N раз упал и N+1 раз встал.
Go to the top of the page
 
+Quote Post
Tpeck
сообщение Jul 13 2018, 12:31
Сообщение #10


Местный
***

Группа: Свой
Сообщений: 304
Регистрация: 14-03-06
Пользователь №: 15 243



Цитата(MegaVolt @ Jul 13 2018, 10:54) *
С какого это перепугу gated clock? Кто мешает завести клок после триггера на BUGF? Работать будет как часики.

Короткий паразитный импульс. Обычно возникает в виду разного времени рапространения сигналов до входов логики.. Например так:


Про такие я знаю sm.gif
Просто откуда они могут взяться у генератора?
Go to the top of the page
 
+Quote Post
MegaVolt
сообщение Jul 13 2018, 12:40
Сообщение #11


Знающий
****

Группа: Свой
Сообщений: 765
Регистрация: 3-01-05
Из: Минск
Пользователь №: 1 783



Цитата(Tpeck @ Jul 13 2018, 15:31) *
Про такие я знаю sm.gif
Просто откуда они могут взяться у генератора?

Это к ТС вопрос... Я не очень понимаю откуда может идти клок с иголками. Ладно с пропусками... но с иголками...

Разве что частотомер какой делать и на входе стоит логика. Вот там может быть конечно.
Go to the top of the page
 
+Quote Post
_4afc_
сообщение Jul 13 2018, 14:10
Сообщение #12


Профессионал
*****

Группа: Свой
Сообщений: 1 259
Регистрация: 13-10-05
Из: Санкт-Петербург
Пользователь №: 9 565



Цитата(MegaVolt @ Jul 11 2018, 16:52) *
Большой вопрос что это за генератор такой с иголками.

Дую на воду. Пытаюсь повысить надёжность проектов при разных условиях.
Может электромагнитная помеха пройти по клоку или питание на генераторе скакнёт...

Цитата(MegaVolt @ Jul 11 2018, 16:52) *
Но если хочется защититься то тогда обычный делитель на 2. С выхода которого и брать клок.

Делитель не спасёт. Т.к. он может выдать импульс короче, чем то время на которое расчитан проект.

Цитата(RobFPGA @ Jul 13 2018, 10:19) *
DCM это не волшебная пилюля от все болячек клока! Он не спасает от иголок, одиночных сбоев и при изменении частоты на входе. Это не PLL!. К тому же вывод lock может и не падать если на входе прошла иголка по клоку или период поплыл, особенно в DCM старых семейств Xilinx.
Поэтому желательно добивается чистоты клока на входе - ставить внешний clok cleaner на базе PLL. Или использовать внутренную PLL - если качества входного клока будет достаточно для ее надежной работы.

Что-то почитав доки я так и не понял в Spartan6 PLL и DCM построены на разных принципах или нет и чистит ли кто-то из них реально клок.

Также интересно ухудшит ли добавление PLL стабильность клока от кварцевого генератора, в приложениях где есть ЦАП, АЦП или модуляторы..?

Цитата(Dmitriyspb @ Jul 13 2018, 09:47) *
На входе !!обязательно!! нужно поставить DCM.

Если вы так категоричны - должна быть апликуха от Xilinx в которой это написано красными английскими буквами. Я бы такую почитал.

Go to the top of the page
 
+Quote Post
RobFPGA
сообщение Jul 13 2018, 14:43
Сообщение #13


Профессионал
*****

Группа: Свой
Сообщений: 1 198
Регистрация: 23-12-04
Пользователь №: 1 643



Приветствую!

Цитата(_4afc_ @ Jul 13 2018, 17:10) *
Дую на воду. Пытаюсь повысить надёжность проектов при разных условиях.
Может электромагнитная помеха пройти по клоку или питание на генераторе скакнёт...
Если генератор стоит рядом с FPGА и такое случится то тут ресетом не отделаешся.

Цитата(_4afc_ @ Jul 13 2018, 17:10) *
Что-то почитав доки я так и не понял в Spartan6 PLL и DCM построены на разных принципах или нет и чистит ли кто-то из них реально клок.
Также интересно ухудшит ли добавление PLL стабильность клока от кварцевого генератора, в приложениях где есть ЦАП, АЦП или модуляторы..?
DCM это по сути цепочка управляемых напряжением элементов задержки. Схема управления подстраивает задержку так чтобы на длинну цепочки (обычно 256 элементов) приходился один период входной частоты. Поэтому что на вход DCM придет то от туда же и выйдет но с задержкой. PLL же имеет в своем составе VCO генератор и (или почти) реально чистит входной клок.
Тут каша какая то (что и куда добавляется?) - стабильность частоты задается только кварцевым генератором - а вот другие параметры могут быть улучшены (или хотя бы не испорченны при доставке) применением сlock сleaner на базе PLL.
Ну а использовать клок получаемый в/через FPGA для тактирования внешних АЦП,ЦАП, ... это общем то нехорошая идея.

Удачи! Rob.
Go to the top of the page
 
+Quote Post
Dmitriyspb
сообщение Jul 16 2018, 09:51
Сообщение #14


Местный
***

Группа: Свой
Сообщений: 397
Регистрация: 21-11-12
Из: Россия г. Санкт-Петербург
Пользователь №: 74 498



Цитата(_4afc_ @ Jul 13 2018, 17:10) *
Если вы так категоричны - должна быть апликуха от Xilinx в которой это написано красными английскими буквами. Я бы такую почитал.


Делайте как Вы хотите.


--------------------
Победа - это когда N раз упал и N+1 раз встал.
Go to the top of the page
 
+Quote Post
Caruso
сообщение Jul 16 2018, 10:06
Сообщение #15


Частый гость
**

Группа: Участник
Сообщений: 88
Регистрация: 15-12-09
Пользователь №: 54 266



Цитата(RobFPGA @ Jul 13 2018, 17:43) *
Ну а использовать клок получаемый в/через FPGA для тактирования внешних АЦП,ЦАП, ... это общем то нехорошая идея.


Почему?

Сообщение отредактировал Caruso - Jul 16 2018, 10:09
Go to the top of the page
 
+Quote Post

2 страниц V   1 2 >
Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 19th September 2018 - 16:14
Рейтинг@Mail.ru


Страница сгенерированна за 0.01099 секунд с 7
ELECTRONIX ©2004-2016