реклама на сайте
подробности

 
 
2 страниц V   1 2 >  
Reply to this topicStart new topic
> Увязка клоков и констрейны
Грендайзер
сообщение Jun 28 2018, 10:48
Сообщение #1


Местный
***

Группа: Участник
Сообщений: 368
Регистрация: 18-04-11
Из: Город-герой Москва
Пользователь №: 64 451



Добрый день. Возник такой вот вопросик. Есть отладочные платки на с Spartan-3 и простеньким АЦП. Плата с АЦП тактируется с помощью платы с ПЛИС. Тактовая частота спартана 100МГц, а частота тактирования АЦП 30МГц (данная частота получается с помощью связки DCM -> OFDDRCPE что в коргене обозначатся как Clock Forwarding/Board deskew). Данные с АЦП сперва идут на DDC а затем на CIC. Всю дальнейшую обработку хотелось бы вести на частоте 100МГц. Однако, очевидно, что т.к. частоты не кратны, одна относительно другой будет "плыть". Так вот вопрос какправильно перейтти с частоты 30Мгц на 100МГц, т.е. как корректно защёлкивать данные идущие с частотой 30МГц частотой 100МГц (пока лишь приходит мысль воткнуть ещё одну DCM и сделать на ней частоту в 90МГц или 120МГц)?. Однако этот вариант имеет свои минусы. И 2 вопрос, как будит выглядить UCF файл для такого случая (т.е. когда клоки идут С плис, а данные НА плис).
Go to the top of the page
 
+Quote Post
Flip-fl0p
сообщение Jun 28 2018, 10:53
Сообщение #2


В поисках себя...
****

Группа: Свой
Сообщений: 722
Регистрация: 11-06-13
Из: Санкт-Петербург
Пользователь №: 77 140



Цитата(Грендайзер @ Jun 28 2018, 13:48) *
Добрый день. Возник такой вот вопросик. Есть отладочные платки на с Spartan-3 и простеньким АЦП. Плата с АЦП тактируется с помощью платы с ПЛИС. Тактовая частота спартана 100МГц, а частота тактирования АЦП 30МГц (данная частота получается с помощью связки DCM -> OFDDRCPE что в коргене обозначатся как Clock Forwarding/Board deskew). Данные с АЦП сперва идут на DDC а затем на CIC. Всю дальнейшую обработку хотелось бы вести на частоте 100МГц. Однако, очевидно, что т.к. частоты не кратны, одна относительно другой будет "плыть". Так вот вопрос какправильно перейтти с частоты 30Мгц на 100МГц, т.е. как корректно защёлкивать данные идущие с частотой 30МГц частотой 100МГц (пока лишь приходит мысль воткнуть ещё одну DCM и сделать на ней частоту в 90МГц или 120МГц)?. Однако этот вариант имеет свои минусы. И 2 вопрос, как будит выглядить UCF файл для такого случая (т.е. когда клоки идут С плис, а данные НА плис).

А двуклоковое FIFO разве не является самым простым решением ?
Go to the top of the page
 
+Quote Post
MegaVolt
сообщение Jun 28 2018, 11:16
Сообщение #3


Знающий
****

Группа: Свой
Сообщений: 765
Регистрация: 3-01-05
Из: Минск
Пользователь №: 1 783



Цитата(Flip-fl0p @ Jun 28 2018, 13:53) *
А двуклоковое FIFO разве не является самым простым решением ?
На кой там фифо?

Вот так нужно:
Прикрепленное изображение


Само собой обратный сигнал не нужен.
Go to the top of the page
 
+Quote Post
Flip-fl0p
сообщение Jun 28 2018, 11:26
Сообщение #4


В поисках себя...
****

Группа: Свой
Сообщений: 722
Регистрация: 11-06-13
Из: Санкт-Петербург
Пользователь №: 77 140



Цитата(MegaVolt @ Jun 28 2018, 14:16) *
На кой там фифо?
.

А хватит ли скорости такого вот Handshake ?
Go to the top of the page
 
+Quote Post
MegaVolt
сообщение Jun 28 2018, 11:28
Сообщение #5


Знающий
****

Группа: Свой
Сообщений: 765
Регистрация: 3-01-05
Из: Минск
Пользователь №: 1 783



Цитата(Flip-fl0p @ Jun 28 2018, 14:26) *
А хватит ли скорости такого вот Handshake ?
А чего бы не хватить. У нас частоты 3 к 1. Т.е. у нас 3,33 такта быстрой частоты чтобы защёлкнуть медленную. Пересинхронизация занимает максимум 3. Т.е. всё отлично пролазит.
Go to the top of the page
 
+Quote Post
Грендайзер
сообщение Jun 29 2018, 21:27
Сообщение #6


Местный
***

Группа: Участник
Сообщений: 368
Регистрация: 18-04-11
Из: Город-герой Москва
Пользователь №: 64 451



Добрый вечер. По поводу фифо думал, но честно говоря не понял как избежать его переполнения. Что же касается 2-ого варианта, то я так понял, что sender должен быть реализован в плис, т.к. АЦП никаких сигналов кроме данных выдавать не умеет. Но в этом случае нужно, что бы sender говорил, мол у меня есть данные, забирай. Но при каком условии он должен это сообщать?
Go to the top of the page
 
+Quote Post
RobFPGA
сообщение Jun 29 2018, 22:20
Сообщение #7


Профессионал
*****

Группа: Свой
Сообщений: 1 198
Регистрация: 23-12-04
Пользователь №: 1 643



Приветствую!
Цитата(Грендайзер @ Jun 30 2018, 00:27) *
Добрый вечер. По поводу фифо думал, но честно говоря не понял как избежать его переполнения. Что же касается 2-ого варианта, то я так понял, что sender
...
Странно - Вы пишете что АЦП пишет на 30 MHz а обрабатывать (читать) Вы хотите на 100 MHz - как в таком случае может переполнится фифо?

Удачи! Rob.
Go to the top of the page
 
+Quote Post
Грендайзер
сообщение Jun 30 2018, 10:49
Сообщение #8


Местный
***

Группа: Участник
Сообщений: 368
Регистрация: 18-04-11
Из: Город-герой Москва
Пользователь №: 64 451



Немного не так выразился. Я хотел сказать, что фифо наоборот, опустеет. Если я туда пишу на частоте 30 МГц, то будет момент, когда в фифо ничего не останется. В этом случае, период стробов на выходе будет гулять. Впрочем я вот сейчас подумал, что если у меня там всёравно дециматор будет стоять, то наверно это ведь не так и страшно, лишь бы он (дециматор) успел выполнить свою задачу между приходом этих стробов. В этом случае, фифо и впрямь самый простой и надёжный способ. Но вот по поводу второго варианта, я так и не допёр. И ещё, подскажите, как правильно в моём случае задать констрейны? В примерах есть лишь вариант, когда плис вместе с тактами выдаёт данные, но вот когда она даёт клок а принимает данные, такого я не нашёл. Подозреваю, что ограничения должны задаваться относительно 100 МГц но как в этом случае учесть задержки в блоке ddr с которого и выходят 30 МГц? Или просто посмотреть задержку в даташите и прибавить к общей?
Go to the top of the page
 
+Quote Post
MegaVolt
сообщение Jul 4 2018, 10:24
Сообщение #9


Знающий
****

Группа: Свой
Сообщений: 765
Регистрация: 3-01-05
Из: Минск
Пользователь №: 1 783



Цитата(Грендайзер @ Jun 30 2018, 00:27) *
Что же касается 2-ого варианта, то я так понял, что sender должен быть реализован в плис, т.к. АЦП никаких сигналов кроме данных выдавать не умеет. Но в этом случае нужно, что бы sender говорил, мол у меня есть данные, забирай. Но при каком условии он должен это сообщать?

Значит сигналом поступления данных будет фронт клока от АЦП.
Go to the top of the page
 
+Quote Post
Грендайзер
сообщение Jul 4 2018, 11:12
Сообщение #10


Местный
***

Группа: Участник
Сообщений: 368
Регистрация: 18-04-11
Из: Город-герой Москва
Пользователь №: 64 451



Цитата(MegaVolt @ Jul 4 2018, 13:24) *
Значит сигналом поступления данных будет фронт клока от АЦП.

Не понимаю. Клоки для ацп генерит плис. Т.е. Вы хотите сказать, что необходимо отлавливать фронт клока 30 МГц с помощью стандартной схемы определения фронтов (которая будит тактироваться клоком 100 МГц)?
Go to the top of the page
 
+Quote Post
RobFPGA
сообщение Jul 4 2018, 12:07
Сообщение #11


Профессионал
*****

Группа: Свой
Сообщений: 1 198
Регистрация: 23-12-04
Пользователь №: 1 643



Приветствую!
Цитата(Грендайзер @ Jul 4 2018, 14:12) *
Не понимаю. Клоки для ацп генерит плис. Т.е. Вы хотите сказать, что необходимо отлавливать фронт клока 30 МГц с помощью стандартной схемы определения фронтов (которая будит тактироваться клоком 100 МГц)?
А мы уж тем более не понимаем что и как у Вас там работает
АЦП у Вас работает непрерывно? Выдает на каждый такт 30MHz новый отсчет?
Тогда просто суете эти данные на вход FIFO клок на запись которого эти же 30MHz. На выходе этого FIFO на частоте чтения 100MHz будет периодически появляется сигнал valid говорящий что есть новый сэмпл от АЦП. Можете сразу обрабатывать - можете подождать пока накопится некоторое количество и обработать пачкой это как удобнее будет.

Удачи! Rob.

P.S.
Что касается времянки - оцените для начала задержки на пути
ODDR -> clk_pin -> board_net -> ADC_clk -> ADC_data -> board_net -> data_pin -> in_reg
И если она будет соизмерима с периодом 30MHz тогда можно возится с board_deskew схемой тактирования.
Ну а если меньше то можно тупо зафиксировать регистры в IOB и не не мучатся.
Go to the top of the page
 
+Quote Post
MegaVolt
сообщение Jul 4 2018, 12:36
Сообщение #12


Знающий
****

Группа: Свой
Сообщений: 765
Регистрация: 3-01-05
Из: Минск
Пользователь №: 1 783



Цитата(Грендайзер @ Jul 4 2018, 14:12) *
Не понимаю. Клоки для ацп генерит плис. Т.е. Вы хотите сказать, что необходимо отлавливать фронт клока 30 МГц с помощью стандартной схемы определения фронтов (которая будит тактироваться клоком 100 МГц)?
Да именно так.


Только сделанная правильно с присутствием синхронизатора.
Go to the top of the page
 
+Quote Post
RobFPGA
сообщение Jul 4 2018, 13:14
Сообщение #13


Профессионал
*****

Группа: Свой
Сообщений: 1 198
Регистрация: 23-12-04
Пользователь №: 1 643



Приветствую!
Цитата(MegaVolt @ Jul 4 2018, 15:36) *
Да именно так.
Только сделанная правильно с присутствием синхронизатора.
Если АЦП выдает данные каждый такт то вышеприведенная схема с синхронизатором работать не будет .
Удачи! Rob.
Go to the top of the page
 
+Quote Post
Грендайзер
сообщение Jul 4 2018, 14:45
Сообщение #14


Местный
***

Группа: Участник
Сообщений: 368
Регистрация: 18-04-11
Из: Город-герой Москва
Пользователь №: 64 451



Цитата(RobFPGA @ Jul 4 2018, 15:07) *
АЦП у Вас работает непрерывно? Выдает на каждый такт 30MHz новый отсчет?
Тогда просто суете эти данные на вход FIFO клок на запись которого эти же 30MHz...

Именно так я и сделал.

Цитата
Если АЦП выдает данные каждый такт то вышеприведенная схема с синхронизатором работать не будет.

Поясните пожалуйста за синхронизатор. В книге 100_Power_Tips_for_FPGA_Designer написано что одна частота "относительно" болшьше другой. У меня разница всего в 3 раза. В этом случае я не совсем понимаю как синхронизатор должен выглядеть. Вот есле как на картинке, то мне то же кажется что не заработает. Можно наверное конечно 3-ий триггер добавить... но всёравно не понятно...

Сообщение отредактировал Грендайзер - Jul 4 2018, 14:50
Эскизы прикрепленных изображений
Прикрепленное изображение
 
Go to the top of the page
 
+Quote Post
RobFPGA
сообщение Jul 4 2018, 15:05
Сообщение #15


Профессионал
*****

Группа: Свой
Сообщений: 1 198
Регистрация: 23-12-04
Пользователь №: 1 643



Приветствую!
Цитата(Грендайзер @ Jul 4 2018, 17:45) *
... Поясните пожалуйста за синхронизатор. ...
Синхронизатор на картинке в посте#3 рассчитан так что данных на шине sender должны стоят стабильно пока не придет обратный handshake сигнал от receiver. А для этого по картинке требутся как минимум 2 такта быстрой и 2 такта медленной частоты. Но ведь АЦП выдает на гора отсчет кажый такт!

Схема выделения фронта приведенная Вам будет работать если добавить еще 1-2 регистра в цепочку на входе для подавления метастабильности.

Удачи! Rob.
Go to the top of the page
 
+Quote Post

2 страниц V   1 2 >
Reply to this topicStart new topic
8 чел. читают эту тему (гостей: 8, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 19th September 2018 - 16:27
Рейтинг@Mail.ru


Страница сгенерированна за 0.0108 секунд с 7
ELECTRONIX ©2004-2016